基于FPGA的IRIG-B DC码解码器的设计

IRIG-B码是标准时间码格式之一,广泛的应用于靶场时间信息的传递和各系统的时间同步。文章介绍使用现场可编程门阵列(FPGA)来实现对IRIG-B DC码的解码,解算出CD码格式的天、时、分、秒信息。与传统的方法相比,具有精度高、体积小、功耗低、工作稳定的优点。     

基于FPGA的IRIG-B(AC)时间码解码器的设计

为了解决IRIG-B(AC)码解码精度低的问题,提高解调系统的稳定性,提出了一种利用高性能FPGA实现解调IRIG-B(AC)码的解码器。通过调用FPGA的IP核生成乘法器与FIR低通滤波器,将B(AC)码中的交流分量滤除掉,然后根据其幅值进行解调。该解码器能够快速准确地解调出IRIG-B(AC)码的时间信息,并输出与此时间信息对应的秒脉冲,通过输出端口将解调出的时间信息传输到上位机显示。通过大量试验证明该解码器准确度高、稳定性强,能够满足各种应用场所对IRIG-B(AC)码授时的要求。     

基于FPGA的IRIG-B码解码器的实现

介绍了一种基于FPGA的IR IG-B码解码的硬件实现新方法。工程应用结果表明其具有简单实用、精度高、抗干扰性强等优点。     

基于FPGA的IRIG-B DC码编码设计与应用

IRIG-B码授时是一种较为通用的时间同步方式,在一定条件下,IRIG-B码授时相对于GPS授时具有更高的可靠性和稳定性.文章提出了基于单片机和FPGA硬件平台的IRIG-B码时间同步方法,首先采用单片机对固定格式的消息进行一系列信息提取,再利用FPGA对信息进行转换后输出特定波形.文章方案得到的FPGA输出的波形与理...     

基于FPGA的IRIG-B(DC)解码器的设计与实现

在通信系统中,采用IRIG-B(DC)码为通信系统提供统一的时间基准,可以使系统的各个单元对设备信息进行时间校正。对于各个设备单元,提出了采用FPGA芯片来设计IRIG-B(DC)时间码解码器,该解码器硬件电路由一片现场可编程门阵列(FPGA)芯片以及外围接口电路组成,其解码过程则通过VHDL语言编程实现。解码器从接收到的IRIG-B(DC)时间码中,提取时间信息和秒脉冲信号,用于调整本设备的时间。实验结果表明,采用FPGA设计解码器,具有体积小、工作性能稳定和方案实现灵活等特点。     

基于MSP430+FPGA的IRIG-B码时统设计

MSP430系列单片机是集成度高、超低功耗的16位单片机.Cyclone系列芯片是Altera公司推出的低价格、RAM可达288 kb的高容量的FPGA.IRIG-B码广泛应用于靶场时间信息的传递和各系统的时间同步.详细介绍了IRIG-B码解码电路和调制电路的硬件设计.MSP430的软件采用C语言编写,使程序有很强的可移植性.     

基于FPGA的IRIG-B(DC)码产生电路设计

提出了一种IRIG-B(DC)码产生电路的设计方法.采用Altera公司低功耗Cyclone FPGA系列中的EP1C6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件.为了设置和观察,使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息.仿真和试验结果表明,该设计可以产生标准的IRIG-B(DC)码时间脉冲序列.     

基于FPGA的IRIG-B（DC）时码解码设计

IRIG—B（DC）码为普遍应用于航天测控领域的一种标准时间码,测控系统内的设备单元需要从IRIG—B（DC）码中解调出时间信息,传统的IRIG—B（DC）解码单元大多采用单片机来实现,结构复杂,易受干扰,文中提出了一种基于FPGA技术的IRIG-B（DC）解码设计方案及详细的设计方法,用MAX＋plusⅡ仿真软件对该解码设计进行仿真,并应用工程实例验证该设计的正确性。仿真及工程应用结果表明该设计能准确地从IRIG—B（DC）码中提取时间信息,该设计具有器件少、结构简单、设计灵活、解码精度高、可靠性高等特点。     

FPGA实现IRIG-B(DC)码编码和解码的设计

为达到IRIG-B码与时间信号输入、输出的精确同步,采用现代化靶场的IRIG-B码编码和解码的原理,从工程的角度出发,提出了使用现场可编程门阵列(FPGA)来实现IRIG-B玛编码和解码的设计方案和体系结构,设计中会涉及到几个不同的时钟频率,FPGA对时钟的同步性具有灵活性、效率高、且功耗低,抗干扰性好的特点.结果表明,FPGA能够确保为从设备提供同源的时钟基准,使时钟与信号的延迟控制在200ns以内,从而得到了IRIG-B码与时间精确同步的效果.     

GPS＆IRIG-B码时间系统分析

GPS&IRIG-B码时间系统把GPS卫星信号和现代化靶场间通用的IRIG-B(Inter-RangeInstrumentationGroup,靶场仪器组B型格式)串行时间码封装于一体,通过PCI总线与计算机联系起来,提供高精度的定时服务。此接收板具有集成度高、体积小、工作稳定的特点。该文详细阐述了IRIG-B码标准,并从工程实施的角度出发,说明此时间系统的软硬件设计过程。     

基于EPLD的IRIG-B编/解码器的分析与设计

IRIG—B码是我国执行的一种遥测时间标准，通过对IRIG—B码的研究，采用EPLD的设计方法，对接收的IRIG—B码进行自动增益控制，并实时地解调出天、时、分、秒时间信息。当无外部IRIG—B码输入时，自己内部产生一个与时间同步的信号和时间信息，通过编码产生符合IRIG—B码格式的时间码，并对1kHz的正弦波进行幅度调制，在实际地应用中取得了良好的效果。     

一种基于FPGA的Viterbi译码器的研究与设计

针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。     

利用FPGA的IRIG-B码解码新方法

时间统一是现代航天和常规武器试验靶场的重要组成部分,本文提出了一种兼顾准确度和实时性的解码方法。该方法根据IRIG-B码的信号特征,设计了一种新的解码算法。根据脉冲宽度调制波形在寄存器中预设数值,将IRIG-B码和移位寄存器进行移位比对,识别码字以及解析时间信息;根据起始标志信息特点预设111111110011111111移位比对,触发秒脉冲并输出1pps信号。使用ModelSim进行了仿真,并下载到在Xilinx的XC3S1000芯片上实现。实验测试结果,秒脉冲触发误差小于20ns。本文提出的方法具有精度高、简单实用、效率高等优点,具有较强的抗干扰性。      

基于Xilinx FPGA的高速Viterbi回溯译码器

分析了新一代通信系统的发展对Viterbi译码器速率提出了更高的要求，通过优化Viterbi译码器结构，在Xilinx Virtex II PFGA上实现了速率30Mb／s以上的256状态Viterbi软译码。     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一.该文深入研究了RS编解码的原理,对相关算法进行优化.并在FPGA上实现了(31,27)编解码器.由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求.     

一种基于FPGA技术的HDB3译码器的设计

分析了HDB3译码器的原理,提出了一种基于FPGA技术的HDB3译码器的快速实现方法。在此基础上,选用Max plus II平台和Altera公司MAX7000器件EPM7096LC68芯片,设计实现了一个串行输入、串行输出的HDB3译码器。实践证明,此方法具有设计简单、快速、高效和实时性强等特点。     

基于FPGA的通用遥控解码器的设计

FPGA是一种高密度、大容量的可编程逻辑器件。针对FLEX10K系列FPGA器件，用Max＋PIusⅡ开发软件，实现了一种通用遥控解码器的设计，对整个方案和其中的主要模块进行了分析与仿真，具有功耗低、可靠性高、集成度高，开发周期短的特点，这种解码器可以应用在家用电器遥控、车库门控制、防盗报警系统等多种遥控场合。     

基于FPGA的Turbo码译码器的设计

主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,对分量译码器做了详细论述,给出了各子模块原理和ModelSim仿真图形;最后给出了系统仿真的误码率图形。