LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

软判决Fano译码算法的FPGA实现

Fano译码算法一般采用软件实现,受制于计算机的结构,译码速度较慢。为大幅度提高译码速度,研究软判决Fano译码算法的全硬件实现方案,即采用AHDL（Ahera硬件描述语言）设计软判决Fano译码译码器,使用FPGA（现场可编程门阵列）予以实现。介绍了总体结构,重点描述构建Fano软判决译码器关键部件——状态机的设计。实测数据表明,在相同时钟频率条件下,软判决Fano译码算法的全硬件实现比软件方案至少快20倍。     

RS译码的Euclid算法及其FPGA实现

介绍运用于RS译码中的Euclid算法及利用Euclid算法进行RS译码的基本原理，同时给出该算法的FPGA实现，并在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

基于FPGA的传真译码电路设计与实现

在深入分析传真译码原理的基础上,提出一种新的构造一维改进的Huffman码码表的方法,并根据FPGA的特点,构造出了黑白译码表。同时,基于ALTERA公司的Cyclone系列器件EP1C20F400C7开发板,实现了该传真译码电路。文中的译码电路构造新颖,结构简单。实际测试表明,该电路稳定性、译码速度、集成度都有显著提高。     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

基于FPGA的TD-LTE系统中Turbo译码的仿真与实现

基于Log-MAP算法,提出一种利用Virtex-5系列FPGA芯片实现Turbo译码算法的方案.分析研究了Turbo码的译码算法以及FPGA与DSP之间数据的并行传输,并以Virtex-5芯片为硬件平台,进行了测试仿真、综合实现、板级验证、联机验证等工作.实验结果表明,该实现方案具有良好的可行性和稳定性,已经应用在TD-LTE无线综合测试仪中.     

基于FPGA的软判决Viterbi译码实现

根据系统高速、稳定的要求,采用FPGA技术实现了针对(2,1,7)卷积编码的软判决Viterbi译码器.考虑到芯片的速度、面积和功耗,通过对Viterbi译码和前端接口部分设计的若干优化算法进行研究和讨论,选择4bit量化、差分软译码、大回朔深度和最小状态判决准则等方案以保证性能.采用全并行ACS结构和寄存器交换法以提高速度,并且采用分支度量预计算、度量存储溢出控制及对译码器其他部分的优化设计,在保证时序稳定的情况下有效减少了硬件消耗.     

一种混合结构高速LDPC编码器的FPGA实现

分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。     

一种全并行LDPC译码器及FPGA实现方法

低密度校验(Low-Density Parity-Check)码作为迄今为止性能接近香农限的前向纠错码(FEC)之一,在无线通信、卫星通信和无线网络技术等领域获得了广泛的应用。随着 5G 技术的发展,通信系统对传输速率的需求逐渐增加,更高的传输速率对 LDPC 译码器的吞吐量提出了更高的要求。本文给出了一种全并行 LDPC 译码器设计,并采用理论分析和仿真结果分析相结合的方法,对 LDPC 码的并行译码方法进行了研究,给出了全并行译码器的 FPGA 实现方法。     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

可变码率BCH码编译码的FPGA实现

为了克服LDPC的误码平台,可采用BCH码与LDPC的级联。在参考了多种编译码结构的基础上,针对二进制BCH码,介绍了适合码率可变的编译码方法,包括短时延的编码,译码中的伴随式计算、错误位置多项式的计算、错误位置的求解、逆元素的求解和相关控制存储等模块所采用的算法及FPGA实现的硬件结构。通过测试,该算法结构占用FPGA资源适中,整体硬件实现可靠,在工作时钟为150MHz时,数据吞吐速率达到100MHz以上。     

基于FPGA的多速率LDPC编码器和译码器设计与实现

低密度奇偶校验码(LDPC)因其性能逼近 Shannon 限而被广泛应用于通信系统。 为满足时变或有干扰的信道上可靠传输的通信要求,本文设计并实现了一种码长固定、码率灵活可变的 LDPC 码。利用近似下三角形式结构的校验矩阵直接编码,通过减少信息位和增加校验位, 实现不同码率的灵活切换。译码基于简化和积译码算法得到的归一化最小和算法,并采用部分并行译码形式,在保证译码效率同时,兼顾 FPGA 资源消耗。硬件实现采用 FPGA 实现码长 12960 比特,码率 2/3,1/3 和 1/6 的 LDPC 码。     

基于Goertzel算法的选呼译码FPGA模块设计

选呼译码器是民航飞机的关键航电设备之一。针对传统选呼译码设备体积大、功耗高、可靠性相对低等不足,提出了一种基于FPGA芯片的选呼译码解决方案。Goertzel算法作为一类快速DFT算法,可高效解算DTMF信号中功率较大的频率点,己成为选呼译码的主流算法。将Goertzel算法嵌入FPGA芯片,可实现选呼译码器的高度集成化并降低功耗。结果表明,提出的基于FPGA的解决方案对新一代小型化选呼译码设备研发具有较好的参考价值。     

基于FPGA的Viterbi译码的一种实现方法

介绍了一种实现Viterbi译码的方法。以3 bit量化软判决Viterbi译码为例详述了译码过程中的各个关键技术并对部分算法进行了优化设计。运用VHDL语言设计了译码器并在FPGA上得以实现,通过仿真和调试验证了设计的正确性。     

Viterbi译码的FPGA免回溯实现

卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。     

基于FPGA应答器报文译码策略的研究与实现

应答器作为车-地间信息传输的重要方式之一,在列车运行控制系统中得到了广泛的应用,欧洲应答器也因其具有诸多的优点而逐渐成为中国列车控制系统CTCS所主要借鉴的技术规范。文章在介绍了应答器处理器工作原理的基础之上,重点分析了欧洲应答器报文的译码策略,并尝试利用现场可编程门阵列FPGA器件对译码策略进行了模拟实现,最后在QuartusⅡ平台上应用硬件描述语言VHDL对设计进行了仿真分析,仿真结果达到了预期目的。     

基于FPGA的图像匹配算法实现的研究

图像匹配的主要特点是数据运算量极大,并且图像匹配运算消耗的时间相对较长。由于FPGA本身并行的工作机制,使得FPGA能在进行图像匹配的时候可以快速处理这些大量的数字图像数据。本文首先介绍了图像匹配的基本原理,包括图像匹配的概念,图像匹配的方法,其匹配流程,然后重点介绍了两种图像匹配算法在FPGA中的实现过程,编写出了verilogHDL的核心代码,最后通过Quartus II软件进行综合编译,仿真出了其RTL级视图。     

基于FFT-BP算法的多元域LDPC码译码器设计与FPGA实现

GF(q)域上的LDPC码是二进制LDPC码的扩展,它具有比二进制LDPC码更好的纠错性能。FFT-BP算法是高效的LDPC码译码算法,本文在GF(4)域上探讨该算法的设计与实现。本文的创新之处在于,根据FFT-BP算法的特点设计了一种利用Tanner图进行信息索引的方式,简化了地址查询模块的设计。实验表明,在归一化信噪比为2.6dB时,译码器的误码率可达到10-6。     

VB高速译码算法及其FPGA实现

根据DVB -T标准中FEC内码的要求 ,采用FPGA技术实现了R =1/2 ,6 4状态 ,基 4 ,16电平软判决高速Viterbi译码器。通过将原有基 2蝶形运算分裂为基 4蝶形运算 ,构造出 4路ACS单元。由 4个 4路ACS单元构成的基 4ACS模块一次可以得到 4个状态的两步路径更新 ,使得译码速度提高了 1倍。同时在FPGA设计时进行了减小面积和降低功耗的优化     

VB高速译码算法及其FPGA实现

根据DVB-T标准中FEC内码的要求,采用FPGA技术实现了R=1/2,64状态,基4,16电平软判决高速Viterbi译码器.通过将原有基2蝶形运算分裂为基4蝶形运算,构造出4路ACS单元.由4个4路ACS单元构成的基4 ACS模块一次可以得到4个状态的两步路径更新,使得译码速度提高了1倍.同时在FPGA设计时进行了减小面积和降低功耗的优化.