网络处理器体系结构和设计技术研究

网络处理器是推动下一代网络发展的核心技术。本首先分析了网络处理器的基本结构，对其并行处理模型进行了深入研究；然后针对网络处理器体系结构的特点，提出一种数据分析驱动的网络处理器设计方法。本最后还介绍了网络处理器技术发展的新趋势。     

基于网络处理器的路由器体系结构

目前许多半导体厂商开始销售一种称为网络处理器的芯片。网络处理器和通用微处理器很相似，但在报文处理能力方面作了优化，从而特点适合于网络通信设备。文章从路由器的体系结构出发，对传统通用处理器和网络处理器实现报文处理的方法进行了比较，最后对网络处理器转发引擎作了详细的分析。     

浅谈嵌入式处理器体系结构

嵌入式系统一般指非PC系统，它包括硬件和软件两部分。其中嵌入式处理器是嵌入式系统硬件的核心。详细介绍了流行的嵌入式处理器体系结构及性能，分析了嵌入式处理器对嵌入式系统性能的影响及发展趋势。     

基于网络处理器的路由器体系结构

从路由器的体系结构出发,对通信处理器和网络处理器实现报文处理作了比较。最后对网络处理器转发引擎作了详细的分析。     

用于边缘网络的网络处理器的设计

对网络处理器的结构设计、验证和性能评估等内容进行研究,设计了一种用于边缘网络应用的网络处理器,并对它进行了FPGA实现和评估分析。该网络处理器采用并发多处理结构,拥有完善的C语言开发环境和操作系统等基础软件支持,其单处理引擎和四处理引擎配置在Xilinx XC2VP30 FPGA上的运行频率为116.4MHz和83.5MHz,分别占用7100和15250个四输入LUT。实验和分析表明该网络处理器具有较高的效率和良好的可扩展性,能满足边缘网络的转发及远程控制等各领域的应用需求。     

多维可扩展流体系结构研究与评测

 MASA(Multiple-dimension scalable Stream Architecture)是一种可在多个维度扩展的流体系结构.本文对该体系结构的扩展性进行了深入探讨,分析了簇内、簇间和多核扩展的VLSI资源开销,并通过一组测试程序评测了MASA的性能.结果表明,三个扩展维度形成有利互补,使得MASA流体系结构可支持扩展到单片内集成上千个ALU.     

IXP2400网络处理器编程模型研究与应用

对网络处理器中多微引擎并行处理的两种编程模型进行分析,讨论了如何将数据包处理任务在多个微引擎之间进行分配,从而取得较高处理性能的一般性策略问题。在基于Intel公司生产的第二代网络处理器IXP2400的NAT-PT系统的开发过程中综合运用两种编程模型,较好的解决了数据包处理功能模块到各微引擎的映射问题。     

网络处理器在网络产品设计中的应用

<正> 1 网络产品设计的历史 随着LAN及WAN传输速率和功能的提高,网络产品设计不断发展。在基于分组报文网络的早期,网络设备(如网桥和路由器)由通用CPU、离散逻辑及ASSP(application specific standard products)组合构建而成,其中包括接口控制器和收发器。这些设备以软件为基础的特性是适应新协议标准和网络所需附加功能的关键,例如早期的Internet,虽然它的设计方案庞大复杂,速率较慢,但能满足早期网络的需要。     

基于网络处理器的防火墙设计

随着Internet的高速发展，软件防火墙成为性能瓶颈，硬件防火墙不具有通用性，而基于网络处理器的防火墙设备具有可编程的特点，并且可以实现硬件防火墙的性能。     

多媒体网络体系研究综述

制定多媒体通信体系是一个重要问题，它关系着未来多媒体网络建设的成功设计和有效性能。由于现有的计算机网络体系结构没有考虑服务质量（ＱｏＳ）的控制，因此有必要对现有的网络体系进行改革，加强对多媒体信息传输的适应性。本文简述了传统的网络体系，并着重对现有的几种网络改进方案进行分类综述和对比分析。     

多核系统中NoC通讯架构的关键技术

多核处理器已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台。通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标。目前有3种主要的通讯架构:总线系统结构、交叉开关网络和片上网络。总线结构设计相对方便、硬件消耗较少、成本较低;交叉开关是适合用于构建大容量系统的交换网络结构;而片上网络是更高层次、更大规模的片上网络系统,目前可以解决多核体系结构问题,是多核系统最有前途的解决方案之一。文中在分析了NoC结构的基本原理、系统结构和功能的同时,也提供了部分单元的设计实现。     

Architecture Considerations for Multi-Format Programmable Video Processors

Many different video processor architectures exist. Its architecture gives a processor strength for a particular application. Hardwired logic yields the best performance/cost, but a programmable processor is important for applications that support multiple coding standards, proprietary functions, or future changes to application requirements. Programmable video processor architectures achieve best performance through the use of parallelism at the data (SIMD), instruction (VLIW), and multiprocessor level, and optimally sized ALU, multiplier, and load/store datapaths. Because low-cost memory architectures are not optimized for the random access patterns of video processing, the performance of video processors is often limited by memory bandwidth rather than processing resources. Careful data organization alleviates memory bandwidth limitations. When choosing a video processor it is important to consider many factors, particularly performance, cost, power consumption, programmability, and peripheral support.

网络管理体系结构立体模型及其应用的研究

给出了网络管理体系结构的定义及其要研究的问题,在TMN逻辑分层体系结构的基础上,提出网络管理体系结构立体模型并具体研究了它在基于ATM网络的VPN业务管理中的应用。     

Architecture and Evaluation of an Asynchronous Array of Simple Processors

This paper presents the architecture of an asynchronous array of simple processors (AsAP), and evaluates its key architectural features as well as its performance and energy efficiency. The AsAP processor calculates DSP applications with high energy-efficiency, is capable of high-performance, is easily scalable, and is well-suited to future fabrication technologies. It is composed of a two-dimensional array of simple single-issue programmable processors interconnected by a reconfigurable mesh network. Processors are designed to capture the kernels of many DSP algorithms with very little additional overhead. Each processor contains its own tunable and haltable clock oscillator, and processors operate completely asynchronously with respect to each other in a globally asynchronous locally synchronous (GALS) fashion. A 6×6 AsAP array has been designed and fabricated in a 0.18 μm CMOS technology. Each processor occupies 0.66 mm², is fully functional at a clock rate of 520–540 MHz at 1.8 V, and dissipates an average of 35 mW per processor at 520 MHz under typical conditions while executing applications such as a JPEG encoder core and a complete IEEE 802.11a/g wireless LAN baseband transmitter. Most processors operate at over 600 MHz at 2.0 V. Processors dissipate 2.4 mW at 116 MHz and 0.9 V. A single AsAP processor occupies 4% or less area than a single processing element in other multi-processor chips. Compared to several RISC processors (single issue MIPS and ARM), AsAP achieves performance 27–275 times greater, energy efficiency 96–215 times greater, while using far less area. Compared to the TI C62x high-end DSP processor, AsAP achieves performance 0.8–9.6 times greater, energy efficiency 10–75 times greater, with an area 7–19 times smaller. Compared to ASIC implementations, AsAP achieves performance within a factor of 2–5, energy efficiency within a factor of 3–50, with area within a factor of 2.5–3. These data are for varying numbers of AsAP processors per benchmark.

无线传感器网络的体系结构与关键技术

无线传感器网络（WSN）是通过无线通信方式形成的一个多跳自组织网络。它综合了微传感器、微机电系统（MEMS）、嵌入式、网络通信和分布式信息处理等技术,是集信息采集、信息传输、信息处理于一体的智能化信息系统。本文主要介绍了无线传感器网络的体系结构、传感器节点的组成、协议栈和关键技术。     

Parallel Memory Architecture for Application-Specific Instruction-Set Processors

Many of the current applications used in battery powered devices are from digital signal processing, telecommunication, and multimedia domains. These applications typically set high requirements for computational performance and often parallelism is the key solution to meet the performance requirements. In order to exploit the parallel processing units, memory should be able to feed the data path with data. This calls for a memory organization supporting parallel memory accesses. In this paper, a conflict resolving parallel data memory system for application-specific instruction-set processors is described. The memory structure is generic and reusable to support various application-specific designs. The proposed memory system does not employ any predefined access format signals for memory addressing. The proposed parallel memory system is attached to an application-specific instruction-set processor core and comparison on area, power, and critical path are shown. The experiments show that significant power savings can be obtained by exploiting the parallel memory system instead of multi-port memory.

并行多线程处理机体系结构分析

并行多线程体系结构处理机由多个逻辑处理机构成，大量的流水线控制部件由所有的逻辑处理机所共享。在每个周期，处理机从多个线程取出多条指令调度执行。另外一个特点，它同时支持指令级和线程级的并行操作。本文分析了PMA工作原理。并给出一个处理机模型。     

多核处理器核间高速通讯架构的研究

多核处理器使得并行系统的结构日益复杂,已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台.通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标.目前有三种主要的通讯架构:总线系统结构、交叉开关网络和片上网络.总线结构设计相对方便、硬件消耗较少、成本较低,交叉开关是适用于构建大容...