彩色42吋等离子体显示器存贮控制电路的实现研究

从等离子体发光原理出发，介绍了等离子体显示屏的基本原理，应用寻址/显示分离技术，提出了基于现场可编程门阵列的电路实现方法.     

基于FPGA的高清晰度电视显示器测试信号发生器的研究与实现

对第一代高清晰度电视(HDTV)显示器测试信号发生器进行了重大改进，把由14片IC实现的数据存储阵列放进了现场可编程门阵列(FPGA)中，从而提高了FPGA的利用率，节省了成本，并提高了系统的可靠性，本仪器的功能仍是实现满足4种HDTV视频标准的中国电影电视行业推荐的13种测试图案。     

基于FPGA实现的计算机与HDTV显示器测试信号发生器

为产生满足 14种计算机并兼容 4种高清晰度电视 (HDTV)视频标准的 13种测试图案信号,研究开发了计算机与高清晰度电视显示器测试信号发生器.采用现场可编程门阵列(FPGA)完成测试图案数据存储、各种视频标准时序产生及系统控制信号产生等核心功能.利用FPGA的现场可编程功能,采用多个EPROM存储FPGA配置.采用频率发生器技术为多种视频标准提供时钟信号.实践表明,以上方法可行,且成本降低,尺寸从 15cm×21. 5cm减小到11cm×14cm.     

基于FPGA的LED显示屏控制系统的设计与实现

根据LED显示屏的工作原理,提出了一种基于FPGA的大屏幕LED图文显示屏控制系统设计方案。系统采用移位芯片74HC595构建驱动电路,通过串行方式输出驱动信号,利用FPGA构建核心控制电路,采用Verilog HDL语言编写程序,完成显示汉字数据的读出,按照串行方式产生行、列扫描信号和控制信号,动态扫描并驱动LED显示屏。实验测试结果表明:系统可以实现汉字滚动显示,整个系统外围电路简单,易于扩展。     

FPGA实现全彩色OLED动态视频显示控制

在分析有机电致发光显示器(OLED)显示方法和灰度实现方式的基础上提出了基于四分场的数字灰度方案.介绍了如何采用FPGA实现OLED视频显示控制电路的方法,分析了电路中各个模块的作用及整个电路的工作过程,并给出了仿真和电路测试结果.采用无间隔显示法实现16级灰度显示,使用FPGA由硬件描述语言(VerilogHDL)设计了控制电路,从DVI接口获取动态图像,并将LCD的驱动IC用于驱动AM-OLED,最后成功获得了能实时动态显示的5.1cm(2英寸)120×(160×3)全彩色AM-DLED显示屏显示,图像质量较好.     

FPGA被动并行配置控制器的研究与实现

为了快速方便地配置FPGA,文章提出了使用Flash存储FPGA的配置数据,再由CPLD控制Flash将存储的数据采用并行方式下载到FPGA的方法.由于Flash掉电后数据不会丢失,这样就解决了FPGA掉电易失的问题.该文给出了具体的硬件电路和软件模块的编程思路,通过仿真测试表明本设计的可行性.     

基于FPGA的VGA图像控制器的设计与实现

VGA（视频图形阵列）是一种标准的显示接口，伴随着嵌入式系统的迅速发展，尤其是高速图像处理的发展．埘可以将实时图像处理进行显示有了更多的需求．这里依据VGA接口原理采用了Verilog HDL语言对Altera的Cyclone系列FPGA（现场可编程门阵列）进行了设计，并验证了结果。通过采用FPGA设计VGA接口可以将要显示的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本。     

基于iSLIP算法的高速Crossbar调度器的FPGA设计与实现

首先介绍了一种公平、有效的交叉矩阵调度算法——iSLIP算法,接着提出了基于iSLIP算法的调度器的FPGA(Field Programmable Gate Array)实现,并针对调度器的核心部件——可编程优先级编码器,介绍了4种设计方案,用Xilinx公司的Spartan—S10PC84—3FPGA芯片实现。对实现结果的数据分析表明,采用温度计编码型PPE的调度器更适用于构建高速、大容量交换网络。     

基于Matlab的FIR滤波器设计及FPGA实现

FIR滤波器是一种被广泛应用的基本的数字信号处理部件．针对常用的软、硬件方法设计实现FIR滤波器存在的问题，提出采用Matlab的窗函数方法设计并在FPGA上高速并行实现严格线性相位FIR滤波器的方案．其可以方便地调熬滤波器的阶数和系数，适合不同场合的应用．通过编程调试结果表明，该设计是可靠的，可作为高速数字滤波器设计的较好方案．     

SEC-DED海明校验码算法研究及其FPGA实现

采用Multisim 11实现了SEC-DED海明码的编码、译码和纠错电路,并给出其相应时序仿真波形图.结果表明：其功能能满足SEC-DED的需要,为FPGA快速准确实现SEC-DED校验码提供了一种占用资源少、校验可靠高速的方案.     

基于FPGA的RS编码器的设计与实现

Reed-Solomon(RS)码是一种重要的纠错码,它对随机性和突发性错误有极强的纠错能力,广泛应用于数字视频广播(DVB)系统和其它数字通信领域.本文介绍了用现场可编程门阵列(FPGA)实现DVB系统中的RS编码器的原理和工作过程,并给出了实现电路及其仿真的输出波形.     

基于时频域检测方法的信号处理系统设计与实现

为解决宽带数字接收机所接收信号参数的高速提取,利用4片现场可编程阵列(FPGA)、分布式多总线并行流水方式完成信号的FFT运算、频域的载频信号参数的提取、IFFT运算及在时域中对脉冲参数的提取.利用有限状态机的方式完成了CPCI总线的PCI局部端接口时序编写及信号处理系统工作状态的控制和转换.用8片244芯片完成了用普通SRAM作类似双口RAM的设计.该项目已通过验收,可应用于实际工程.     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

CDMA手机卷积码编码器的设计与FPGA的实现

阐述了卷积编码的原理和CDMA手机卷积码编码器。在MAX PLUS2软件平台上,给出了利用现场可编程门阵列器件设计的卷积码编码器电路,并进行了编译和波形仿真。综合后下载到可编程器件EPF10K10LC84-3中,测试结果表明,达到了预期的设计要求。     

基于FPGA的MQ算术解码器的设计与实现

分析了JPEG2000中的MQ算术解码算法,在进行算法优化的基础上,提出了一种基于4级流水线的高性能MQ解码器结构,在Quartus Ⅰ开发环境下对设计进行RTL级描述,用Modelsim进行了相应的功能仿真;针对Altera系列FPGA Cyclone Ⅱ EP2C35F484C8进行综合,并完成时序仿真.实验结果表明:该设计的最高工作频率可达37.64 MHz,占资源为557个LE,在利用有限资源的情况下可大幅度提高其速度.     

基于XC2S600E的MJPEG编码器研究与实现

以JPEG基本压缩原理为根据,通过前端图像采集芯片SAA7111输出标准的4∶2∶2格式的图像流,再在Xilinx公司的XC2S600E（FPGA）芯片下压缩,获得了良好效果,压缩比达到10∶1.本设计主要有以下几个特点∶快速性、简易性、单帧的可编辑性、实现标准化、系统的可扩展性、低功耗.     

基于FPGA的除法器算法研究

介绍了实现除法器的恢复余数法、不恢复余数法、倒数除法以及牛顿迭代方法,并针对牛顿迭代方法的缺点,介绍了一种优化算法,此优化算法可以在满足很高精度的前提下,具有很快的收敛速度。最后,基于现场可编程门阵列(FPGA)对各种算法进行了比较。     

基于FPGA的交织器的设计与实现

运用交织技术,以现场可编程门阵列(FPGA)实现DVB系统前端的交织器.具体分析了其实现原理和工作过程,并给出了仿真的交织器输出波形,最后用特定的FPGA器件来实现.     

基于XC2S600E的MJPEG编码器研究与实现

以JPEG基本压缩原理为根据,通过前端图像采集芯片SAA7111输出标准的4∶2∶2格式的图像流,再在Xilinx公司的XC2S600E（FPGA）芯片下压缩,获得了良好效果,压缩比达到10∶1.本设计主要有以下几个特点∶快速性、简易性、单帧的可编辑性、实现标准化、系统的可扩展性、低功耗.