MPEG—2视频IDCT的VHDL描述与验证

反离散余弦变换是ＭＰＥＧ－２中恢复帧内编码系数或差分系数的重要手段。３设计了用于ＭＰＥＧ－２ＭＰ＠ＭＬ视频解码ＶＬＳＩ的ＩＤＣＴ电路结构,采用了ＶＨＤＬ进行描述并通过模拟和验证。这里采用了全硬件实现的方法,并针对性地提出相应的硬件电路结构设计,减少了电路规模以适应ＭＰＥＧ－２ＭＰ＠ＭＬ视频量大,处理复杂的特点,达到实进解码的目的。     

适用于MPEG2标准的二种VLSI模块设计

本文提出了ＭＰＥＧ２视频解码器主要功能模块的专用ＶＬＳＩ结构．其中包括一种新的适用于ＭＰＥＧ２标准的ＩＤＣＴ实现方法，对于８点一维ＩＤＣＴ，只用７个变量乘常系数乘法器和１０个加／减法器，在４个时钟周期内能处理完８点数据；通过合理分配画面存储结构，提出了一种新的流水线的运动补偿预测结构．用ＶＨＤＬ语言进行仿真，并用１．０μｍＣＭＯＳ单元库进行综合，满足ＭＰＥＧ２ＭＰ＠ＭＬ视频解码的实时处理要求     

MPEG2视频解码器VLSI结构研究

介绍了ＭＰＥＧ２视频解码器的ＶＬＳＩ实现方法，采用ＡＳＩＣ结构实现ＭＰＥＧ２标准的视频解码，用流水线哈佛结构ＲＩＳＣ型微控制器对视频数据流、变字长解码以及电路时序进行控制，提高了电路速度，减小了芯片面积。     

MPEG2专用视频解码VLSI中的控制策略

本文提出了一种新的适用于MPEG2专用视频解码芯片的控制策略：分散控制。该方案完全由各功能模块相互协调控制整个视频解码过程，而不需要总体控制，它满足对MPEG2视频规定的所有级别尤其是MP@HL进行实时解码的要求。与总体控制方式比较，分散控制机制对视频解码各功能模块没有严格的时间限制，可根据具体解码任务特性设计模块从而达到局部性能最优；同时分散控制过程简单，解码效率高，而且连接各功能模块间的缓存相当小，可大幅度的减小芯片的硬件开销，使得系统整体性能最优。     

适用于MPEG2 MP@ML标准的视频解码器设计

设计了一个适用于 MPEG2 MP@ML 标准的视频解码器结构 ,用 VHDL 语言进行了系统级的仿真和综合。系统工作时钟频率 40 MHz。用标准图象测试序列进行了验证 ,给出了测试结果和有关参数 ,满足 MPEG2 MP@ML 视频解码的实时处理要求。     

基于流水的HEVC IDCT/IDST模块VLSI设计

2013年1月HEVC(High Efficient Video Coding)被ITU-T和ISO/IEC正式确立为新一代视频编码国际标准.为了实现更高的压缩效率,HEVC使用了多项新技术.在空间域变换方面,HEVC支持从4×4到32×32的可变尺寸的IDCT变换,同时根据模式进行4×4IDCT和IDST变换的选择.由此提出了一种HEVC IDCT/IDST变换架构.采用基于流水的数据流调度策略和系数矩阵优化方案,提升了硬件效率和接口带宽利用率.采用65nm工艺库综合后,一维IDCT/IDST单元的等效门数约为40K,最高工作频率为500MHz,与现有设计相比可以实现30%以上的硬件资源减少和60%以上的吞吐率效率提升.仿真结果显示该结构可以实现对4k×2k@30f/s视频的IDCT/IDST处理.     

低功耗MPEG2解码电路的新VLSI结构研究

MPEG2动态图像压缩解码电路中最关键的部分逆离散余弦变换 ( IDCT)模块是该研究领域的热点。文中提出了一种基于 forward- mapping算法的 IDCT VLSI结构 ,针对实际运用中 IDCT变换对象 DCT系数的值为零的比例较高的情况 ,采用以累加器为主的运算阵列 ,利用简单的控制电路解决了多余计算能耗的问题 ,适合低功耗要求的 MPEG2解码器件 ,应用于多媒体数字通信领域     

MPEG—1系统解码电路的一种VLSI结构

根据ＭＰＥＧ－１系统流的特点，用有限状态机的方案设计出ＭＰＥＧ系统解码电路的ＶＬＳＩ结构，该结构具有数据处理速度快和芯片面积小的特点。同时，状态优化和抗错能力强，有较强的实用性。     

MPEG与MPEG—2标准

声音与图像字压缩编码是电视和声音数字广播，传输，以及多媒体技术的核心，由ＩＳＯ和ＩＥＣ联合组成的活动图像专家组（ＭＰＥＧ）做了十分有效的工作，本文概要介绍了ＭＰＥＧ和它所制定的ＭＰＥＧ－２标准。     

适用于MPEG2视频解码的VLD设计

提出了一种新的适用于ＭＰＥＧ２视频解码的变字长解码（ＶＬＤ）结构,根据ＭＰＥＧ２变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。     

MPEG与MPEG－2标准

声音与图像数字压缩编码是电视和声音数字广播、传输，以及多媒体技术的核心。由ＩＳＯ和ＩＥＣ联合组成的活动图像专家组（ＭＰＥＧ）做了十分有效的１作。本文概要介绍了ＭＰＥＧ和它所制定的ＭＰＥＧ－２标准。     

基于 HEVC的 IDCT变换的 VLSI设计与实现

HEVC（High Efficient Video Coding ）是继 H ．264/AVC之后正在研发的新一代视频编码标准．与之前的视频编码标准不同的是,HEVC提出了不同尺寸的变换编码单元来进行图像的空间冗余压缩．本文设计了一种面向HEVC的32点二维IDCT的全流水电路结构．为了减少I/O带宽压力和硬件开销,电路采用了单端口输入输出、蝶形运算展开以及奇偶分离累加的方法．在 TSMC90nm工艺下综合得到该电路最快工作频率为315M Hz ,电路总门数为47K ．仿真结果显示该电路结构可以在300M Hz频率下对分辨率为4096×2048的超高清视频做30帧/秒的32点IDCT解码．     

MPEG专用IDCT处理器的优化设计

二维离散余弦逆变换 ( Inverse Discrete Cosine Transform,IDCT)是运动图象专家组( Moving Picture Expert Group,MPEG)视频解码器的重要模块之一 .提出了一种优化的二维IDCT超大规模集成电路 ( Very Large Scale Integrated Circuit,VLSI)实现结构 .利用 IDCT的矩阵乘法中固定系数的内在特点 ,采用公用表达式的方法 ,降低 IDCT实现规模 ,提高了电路的速度 .采用了 0 .6μm CMOS电路工艺 ,芯片面积约为 3.5mm× 3.5mm,速度可达 1 0 0 MHz     

MPEG专用IDCT处理器的优化设计

二维离散余弦逆变换(Inverse Discrete Cosine Transform,IDCT)是运动图象专家组(Moving Picture Expert Group,MPEG)视频解码器的重要模块之一.提出了一种优化的二维IDCT超大规模集成电路(Very Large Scale Integrated Circuit,VLSI)实现结构.利用IDCT的矩阵乘法中固定系数的内在特点,采用公用表达式的方法,降低IDCT实现规模,提高了电路的速度.采用了0.6μm CMOS电路工艺,芯片面积约为3.5mm×3.5mm,速度可达100MHz.     

基于MPEG—2的分层图象编码

分层图象编码在实现高分辨率电视和现行电视的兼容，实现图象的分级传输，在传输条件恶化时保证图象连续，以不同速度显示不同质量的图象等方面有重要作用。本介绍了基于ＭＰＥＧ－２标准上的可分级方法，对标准提出的四种方法：数据分割，信噪比分级，空域分有和时域分级方法给出了相应符合标准规定的语法结构的实现方案并对它们进行了分析讨论。     

适用于VLSI的一种并行乘法器结构

本文给出了二进制补码和无符号乘法器的通用表达式。对VLSI乘法器的结构进行了讨论。     

MPEG标准新发展

<正> MPEG是Moving Pictures Experts Group的缩写,即运动图像专家组。它是国际标准化组织(ISO)和国际电工委员会(IEC)联合技术委员会Ⅰ(JTCⅠ)的第29分委员会(SC29)的第Ⅱ工作组(WGⅡ),其全称是WGⅡ of SC 29 of ISO /IEC JTCⅠ。MPEG负责开发运动图像及声音的数字编码、解码和它们的同步     

一种高度并行无乘法器结构的二维IDCT协处理器设计

介绍了一种适用于MPEG-4视频简单层解压缩应用的二维IDCT协处理器。该处理器采用Loeffler架构的IDCT快速算法,并使用加法和移位运算代替IDCT快速算法中的浮点乘法运算单元,用高度并行流水VLSI结构加快数据处理速度,采用一维的IDCT单元的复用的方式来实现二维的IDCT运算。在满足处理速度和精度要求的基础上,利用较少的晶体管数目实现了一种高性能的二维IDCT处理器。该方案已经应用于一款SOC芯片中的硬件MMA(多媒体加速单元)中,IDCT的运算精度也得到了验证。     

一种基于高度并行结构的二维DCT/IDCT处理器设计

本文介绍一种适用于MPEG-4视频简单层(Simple Profile Layer1-3)压缩编码的二维88 DCT/IDCT处理器设计,该处理器设计充分利用DCT与IDCT的相似性及算法对称性,用高度的并行结构来加快处理速度,采用一维DCT/IDCT单元复用的方式来实现二维DCT/IDCT运算和简化的乘法器设计,在满足处理速度和精度要求的基础上,利用较少的晶体管数目实现了一种高性能二维DCT/IDCT处理器。