抗辐射128kb PDSOI静态随机存储器

介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验.     

抗辐射128kb PDSOI静态随机存储器

介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验.     

总剂量辐照加固的PDSOI CMOS 64k静态随机存储器

在国内首次使得1.2μm部分耗尽SOI 64k静态随机存储器的抗总剂量能力达到了1×106 rad(Si),其使用了SIMOX晶圆. 在-55～125℃范围内,该存储器的数据读取时间几乎不变.在经过剂量为1×106 rad(Si)的总剂量辐照后,该存储器的数据读取时间也几乎不变,静态功耗仅从辐照前的0.65μA变化为辐照后的0.8mA,远远低于规定的10mA指标;动态功耗仅从辐照前的33mA变化为辐照后的38.1mA,远远低于规定的100mA指标.     

总剂量辐照加固的PDSOI CMOS 64k静态随机存储器

在国内首次使得1.2μm部分耗尽SOI 64k静态随机存储器的抗总剂量能力达到了1×106 rad(Si),其使用了SIMOX晶圆. 在-55～125℃范围内,该存储器的数据读取时间几乎不变.在经过剂量为1×106 rad(Si)的总剂量辐照后,该存储器的数据读取时间也几乎不变,静态功耗仅从辐照前的0.65μA变化为辐照后的0.8mA,远远低于规定的10mA指标;动态功耗仅从辐照前的33mA变化为辐照后的38.1mA,远远低于规定的100mA指标.     

亚65nm静态随机存储器稳定性提高技术

CMOS工艺进入到65nm节点后,工作电压降低,随机掺杂导致阈值电压变化增大,给SRAM的读写稳定性带来挑战。介绍了目前业界最新的主要稳定性提高技术。双电源电压、直流分压、电荷共享和电容耦合通过改变字线或者存储单元电压来提高读写稳定性,这些技术都采用外加读写辅助电路来实现;超6管存储单元通过在传统6管单元上增加晶体管,有效提高了读写稳定性;三维器件FinFET构成的SRAM具有传统器件无法比拟的高速、高稳定性、面积小的特点。对这些技术的优缺点作了分析比较。     

22 nm FDSOI器件的制备与背偏效应研究

提出了一种基于后栅极工艺的22 nm 全耗尽绝缘体上硅(FDSOI)器件的制备方法。基于电学测试结果,分析了器件的基本性能,研究了背栅偏压对器件性能的影响。结果表明,器件的开关电流比比较高、亚阈值摆幅较小,符合产业的一般标准。背栅偏压对长沟道和短沟道器件的阈值电压均有明显的影响。电路设计人员可以根据不同需求,选择工作在正向体偏置(FBB)模式或者反向体偏置(RBB)模式的器件。     

部分耗尽SOI静态存储器位线电路的研究

对部分耗尽SOI CMOS静态存储器的位线电路进行了模拟和研究,详细分析了BJT效应对SRAM写操作过程的影响,给出了BJT效应在SRAM写操作过程的最坏条件和最好条件下存储单元门管的瞬态泄漏电流的模拟结果;在详细分析BJT效应影响的基础上,对"First Cycle"效应进行了全面的研究.结果表明,"First Cycle"效应对写操作影响较大;研究了位线电容负载对存储单元门管体电位的依赖.最后,给出了研究结果.     

静态随机存储器数据残留特性研究

通常在安全处理系统中,微处理都将密钥储存在静态随机存储器(SRAM)中,如果SRAM的数据在断电后确实完全丢失,那么采取这样的对策是非常安全的,但是SRAM在断电后存在数据残留的问题,是系统的一个重大安全隐患。针对信息系统的安全性,用实验方法进行了SRAM数据残留特性的研究,确定了多种SRAM数据残留的临界温度点,建立了数据残留时间与温度的相关关系,进行了数据残留特性与电参数的相关分析,提取出数据残留特性的特征电参数待机电流Iddsb,有助于进一步研究SRAM数据残留机理。     

静态随机存储器低泄漏设计技术

随着CMOS工艺发展,高性能SoC的泄漏功耗占整体能耗的比例越来越大,内嵌存储器的泄漏是整体泄漏的主要来源,有两方面原因:(1)芯片内嵌的静态随机存储器SRAM容量越来越大;(2)每次访存操作时SRAM仅小部分阵列工作,大部分存储阵列处于非工作状态.总结SRAM低泄漏的电路设计技术,并总结工艺发展对于低泄漏设计技术的挑...     

非易失性静态随机存储器研究进展

在非易失性存储器领域,非易失性静态随机存储器(NVSRAM)可以克服现有非易失性存储器的缺点与限制,并完全替代静态随机存储器(SRAM)。首先,对几种新型非易失性存储器进行了简单阐述;其次介绍了NVSRAM的基本工作原理和特点,针对NVSRAM在解决传统SRAM掉电数据储存问题、加快读取速度以及减少功耗等方面的优势进行阐述。对近年来基于阻变存储器的NVSRAM的研究背景和国内外研究现状进行了调研,着重比较和分析了已有结构的优缺点,重点探讨了提高恢复率、减少漏电流和降低功耗的关键优化技术。最后,展望了NVSRAM未来的应用和研究发展方向。     

8ns 4M_bit高可靠性静态随机存储器

为了满足目前对大容量、高速、高可靠性静态随机存储器(SRAM)越来越多的需求和解决高集成度的SRAM成品率深受生产工艺影响的问题,文章提出了一个256k×16bit高性能SRAM的设计。主要针对以下几个方面进行了描述:采用分级字线的方法和字线局部译码电路,提高速度;采用全PMOS管启动电路、与电源无关的偏置和加入补偿电容的稳压电路消除振荡、提高可靠性、降低功耗;冗余修补电路提高产品成品率。该4M_bitSRAM芯片采用SMIC0.18μm标准工艺,地址转换和存取时间仅为8ns,在SS模型125℃加入寄生参数且每个I/OPAD端口挂50pF电容的情况下,仿真结果表明从地址建立到数据读出仅需要7.16ns。     

宇航用静态随机存储器验证方法研究与应用

在研究静态随机存储器故障模型以及常用功能验证方法的基础上,提出采用March SOF算法结合故障注入的EDAC测试程序作为宇航用带EDAC功能SRAM存储器的验证方法。该方法将March SOF算法扩展为32位字定向算法,同时增加数据保持故障以及EDAC功能的测试,可以对宇航用SRAM进行全方位功能验证。采用实际电路,对该方法进行实现和验证,验证结果表明了方法的可行性和有效性。     

静态存储单元电路设计工艺的研究

论述了静态存储单元电路对目前高速数字系统的意义。通过采用对双极型(Bipolar)、互补对称式金属–氧化物–半导体型(CMOS)、双极互补金属氧化物半导体型(BiCMOS)三种不同工艺所设计的静态存储单元电路在性能、特点方面进行比较的方法,从而提出一些实际的解决措施,以便研发人员在设计具体的SRAM电路时有所参考。     

Low-Power Dynamic Memory Word Line Decoding for Static Random Access Memories

Conventional memory address decoders based on static CMOS gates incur high clock loading and unnecessary power dissipation in unselected banks. This paper presents a dynamic word line decoder which is fast, has reduced active and leakage power dissipation, and also enables faster race-free sense timing. In a multi-bank memory array with sixteen decoders, the energy–delay product of the dynamic decoder is 66% lower than a low-power static version. The design leverages the predictability of dynamic circuits to provide significant decoder leakage reduction in unselected banks. The dynamic decoder has been fabricated on a 90 nm bulk CMOS process. The measured test chip address to word line delay is 170 ps at 1.5 V and the measured leakage reduction is over 20x at $V_{rm DD}$ greater than 0.8 V.      

抗辐射SOI器件栅氧可靠性研究

对抗辐射SOI器件栅氧可靠性进行研究,比较了体硅器件、SOI器件、抗总剂量加固SOI器件的栅氧可靠性,发现SOI材料片的制备与抗总剂量加固过程中的离子注入工艺都会对顶层硅膜造成影响,进而影响栅氧可靠性。最后通过恒压应力法表征栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5 nm栅氧在125℃高温5.5 V工作电压下TDDB寿命达到14.65年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

N+多晶硅栅薄膜全耗尽SOI CMOS器件与电路的研究

选用SIMOX(Separation by Implantation of Oxygen)衬底材料,对全耗尽SOI CMOS工艺进行了研究,开发出了N 多晶硅栅全耗尽SOI CMOS器件及电路工艺,获得了性能良好的器件和电路。nMOS和pMOS的驱动电流都比较大,且泄漏电流很小,在工作电压为3V时,1．2μm101级环振的单级延迟仅为50．5ps。     

阻变存储阵列的自动化测试系统

阻变存储器(RRAM)是一种新型的不挥发存储技术,研究阻变存储器阵列规模的存储性能以及可靠性问题是推进RRAM实用化的关键.目前通用的基于微控探针台的半导体参数分析的常规测量系统无法完成对阵列的自动化测试.利用半导体参数分析仪(4200-SCS)、开关矩阵以及相关外围电路搭建了一套针对阻变存储阵列的自动测试系统,实现了1MbitRRAM芯片的初始阻态分布的读取、初始化测试、存储单元的自动化编程/擦除操作.测试结果表明,该测试系统可以实现阻变存储阵列的自动化测试,为进一步工艺参数和编程算法的优化设计奠定基础.     

一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

Refinement of Unified Random Access Memory

This paper investigates how gate height $(H_{g})$, which refers to the size of a floating-body, affects the program efficiency and retention characteristics of one-transistor DRAM (1T-DRAM) and nonvolatile memory (NVM) for a FinFET SONOS device that has a partially depleted silicon-on-insulator (PDSOI) region as a charge storage node for a 1T-DRAM operation. A device with a lower $H_{g}$ yields enhanced program efficiency due to the higher impact ionization rate caused by the enlarged PDSOI region for both 1T-DRAM and NVM operations. The device with the lower $H_{g}$ shows slightly poor retention characteristics in the NVM unlike the 1T-DRAM.