再论逻辑程序并行解释的Conery模型

举例说明经 Woo N S 和 Choe K M 修正的 Conery AND/OR 处理模型可能陷入无穷循环,并分析其成因,然后给出算法 SEND 2来克服它。     

约束逻辑程序的一个新语义研究

首先介绍了s-语义方法的基本思想,然后采用这种方法讨论了约束逻辑程序一个重要的可观察性特征——多重回答约束,并给出相应的语义,使得从语义角度反映了约束逻辑程序的并行特征,而且引入了一个新的关于程序等价的定义,从更严格的角度分析了程序的等价,加深了对程序的理解,有助于程序员编写高效和简洁的程序,突出了约束逻辑程序设计系统作为程序设计语言的特征.     

在SIMD—EREW计算模型上的并行排序算法

本文提出一种在ＳＩＭＤ－ＥＲＥＷ计算模型上实现的并行排序算法。算法采用基数交换排序方法，在处理过程中无存贮访问冲突。对长度为ｎ的序列，算法使用不超过ｎ／２个处理单元，时间复杂度为Ｏ（ｕ．ｌｏｇ２ｎ），其中ｕ为不超过处理器字长的常数。该算法适合于具有较多重复元素的序列排序。     

在SIMD－EREW计算模型上的并行排序算法

本文提出一种在ＳＩＭＤ－ＥＲＥＷ计算模型上实现的并行排序算法．算法采用基数交换排序方法，在处理过程中无存贮访问冲突．对长度为ｎ的序列，算法使用不超过个处理单元，时间复杂度为Ｏ（ｕ．ｌｏｇ２ｎ），其中ｕ为不超过处理器字长的常数．该算法适合于具有较多重复元素的序列排序．     

并行逻辑语言PARLOG顺序编译系统的设计

ＰＡＲＬＯＧ语言是一种适合于并行逻辑程序设计的语言，广泛应用于人工智能及并行处理等领域。从 ＰＡＲＬＯＧ的语义描述出发．结合与／或树计算模型及进程调度算法．介绍了 ＳＵＮ工作站上设计实现的一个实用的并行逻辑设计环境——ＰＡＲＬＯＧ顺序编译系统（ＰＳＣＳ）。该系统采用中间抽象机结构．以Ｃ语言为目标语言，不仅具有高效率的执行代码．而且易于移植。     

并行加工系统“提前／拖期”排序问题研究

通过对现有单机Ｅ／Ｔ排序问题的研究，建立了一类相 应的多机并行加工系统的Ｅ／Ｔ排序模型，模型的优化目标为工件排序的提前与拖期损失的总罚值为极小。还给出了一个工程实用型启发 式排序算法。     

多元逻辑电路(DYL)线性“与或”门均匀性的研究

Comparing the theoretical ana1ysis with the experimental results the authors have proved that the uniformity of linear "and/or" gates mainly depends on imput voltage and load resistance. When imput voltage is low, the uniformity changes a little with the load resistance. When imput voltage is high, the smaller the load resistance is, the more obviously the uniformity changes with imput voltage.     

基于LARPBS模型的快速并行归并排序算法

提出了一种基于LARPBS模型上的并行归并排序算法,该算法使用M1 ε(0<ε<1)个处理器可以在O(lb lbM)时间内对Mε个有序序列进行归并.利用该归并算法对长度为N的序列进行排序,使用N1 ε个处理器可以在O((lb lb N)2)时间内完成.     

求循环体相关图关键路径的算法

应用循环体相关图分析循环程序的并行性对于发掘程序的并行性有重要意义,求循环体相关图的关键路径则是作这一分析的关键步骤．由于求循环体相关图的关键路径不同于求一般ＡＯＥ网的关键路径,无法直接使用已有的有关算法．为此,本文给出了一个求循环相关图的关键路径的算法,并讨论了其应用价值．     

直觉模糊逻辑“蕴涵”算子的研究

给出了直觉模糊逻辑“蕴涵”算子的定义,并对它的性质做了较为系统的研究。     

演绎逻辑功能论纲

演绎逻辑是科学知识与论证得以系统化的工具，是批判性思维的基石，是辩证思维现代化的基础，是思维创新的杠杆。演绎逻辑还是社会理性化的思维底蕴之所在，是抵制后现代“碎片化”思潮的有力武器。误视和错解演绎逻辑，不利于理论与实践的健康发展。     

串行装配环境下最优装配序列的求解

为了使得基于装配与或图的装配序列寻优方法支持串行装配环境下的最优装配序列的求解,设计了从装配树列举装配序列的递归算法,并讨论了装配序列的评价问题.首先给出了串行装配环境下最优装配序列的求解思路,接着将装配树转换成表示装配任务优先关系的有向图,进而从有向图列举出所有可行的装配序列,最后讨论串行装配环境下装配序列的评价问题.文中给出的实例说明本文方法的可行性,本文的实验结果说明本文方法的可接受性.     

时态逻辑与并发程序

分别阐述了基于Ｍａｎｎａ－Ｐｎｕｅｌｉ框架的命题线性时态逻辑ＰＬＴＬ和基于共享变量方式的并发程序（转换图）模型,并给出该模型与转换系统之间的对应关系;将时态逻辑与公平转移系统ＦＴＳ相结合来描述并发程序及其性质（公平性、安全性及活性）;指出了时态逻辑具备其它形式化方法（ＦＳＭ、Ｐｅｔｒｉ网）所没有的一些优势。     

亚毫微秒速度高均匀性多元逻辑电路的研制

就如何同时实现多元逻辑电路中线性“与或”门的高速和高均匀性进行了理论分析和实验验证，理论分析给出了平均延迟时间和均匀必的函数表达式；指出在影响电路速度和均匀性的诸多因素中，复合晶体管的发射结面积是一个关键因素，并依此进行了样品电路的优化设计和工艺制造，测试结果表明，单门平均延迟时间为0．22ns，功耗延迟积为0．55pJ，在输入一致条件下（0－4V），各单门电路之间输出不均匀性误差小于等于4mV。     

对算子模糊逻辑的拓展讨论

在算子模糊逻辑的基础上，定义了直觉算子模糊逻辑，并对它的性质进行了讨论。