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基于FPGA的SDRAM控制器设计 总被引:7,自引:0,他引:7
SDRAM是一种大容量、高速度的动态存储器,在电子设计领域应用很广泛。本文介绍了在雷达光栅显示系统中,应用SDRAM作为视频存储器时,采用FPGA实现控制电路的过程. 相似文献
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用于HDTV视频解码器的高性能SDRAM控制器 总被引:4,自引:1,他引:4
该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水线式的地址和数据路径,配合SDRAM本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的SDRAM控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。 相似文献
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SDRAM控制器的FPGA设计与实现 总被引:6,自引:0,他引:6
介绍了利用现场可编程门阵列(FPGA)实现同步动态随机存储器(SDRAM)控制器的方法,着重于FPGA具体实现过程中的一些常见问题.分析了设计中所用的SDRAM性能、特点,给出了其读写时序状态图,给出SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机.本设计采用甚高速集成电路硬件描述语言(VHDL)编程,直观而且占用资源较少,其基本设计原理对其他同类SDRAM也适用,对需要大容量存储器的应用是较经济的设计. 相似文献
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SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SDRAM控制器的硬件接口,在Altera公司的主流FPGA芯片EP1C6Q240C8上,通过增加流水级数和将输出触发器布置在IO单元中,该控制器可达到185MHz的频率。 相似文献
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一种用于高速数据采集的SDRAM控制器 总被引:1,自引:0,他引:1
同步动态随机存储器(SDRAM)在数据存储领域得到广泛的应用。针对一项基于PCI总线的高速数据采集系统提出了一种基于FPGA的SDRAM控制器的实现方法,FPGA中采用模块化设计方法。详细介绍了SDRAM控制器的组成结构和各模块功能,重点解决了SDRAM的刷新控制和空满检测问题,并对其进行了仿真验证,给出了全页读写模式下SDRAM的仿真时序图。仿真结果表明,SDRAM控制器实现了对SDRAM的读写操作,满足器件时序要求,完成了高速数据的大容量存储。 相似文献
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为了在嵌入式系统设计中实现对SDRAM存储器的访问,提出了一种基于AMBA-AHB总线规范的SDRAM控制器设计方案。首先简要介绍了AMBA总线规范,然后在完成整个存储控制器的整体框架设计的基础上给出了SDRAM控制器的实现原理以及详细的子模块划分。整个控制器的设计已用Verilog HDL语言实现并通过了Modelsim仿真和FPGA验证。仿真结果表明所设计的控制器符合SDRAM内部指令操作,并且满足了严格的时序要求。 相似文献
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介绍一种对IPOA应用中的组包功能进行RTL功能验证的系统。该验证系统可根据用户输入数据自动产生ATM信元作为激励 ,并对被测系统的输出进行自动验证。通过该验证系统大大提高了验证效率 ,缩短了仿真时间。同时 ,该系统产生的激励可对被测系统进行彻底的功能验证 ,提高了验证过程中代码覆盖率 相似文献
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A digital intellectual property of SDRAM controller with a wrapper compatible with the AMBA is proposed in this paper. For the purpose of reusability, most of the control variables are parametrised to provide the high flexibility for controlling the SDRAMs with various specifications. The function of this design was simulated with ModelSim, Cadence, and Verilog-XL; the Verification Navigator was adopted to check the rules in Reuse Methodology Manual; logic synthesis was performed by Synopsys. The whole design was verified by controlling Micron 128-Mb SDRAM MT48LC4M32B2. The simulation results show that this design performs well. 相似文献
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The performance requirements of a RF receiver for a packet division multiple access technology (PDMA) terminal and the corresponding calculations under the true PDMA signal excitations are presented in the paper. The output signal-to-noise power ratio, the reference receiving sensitivity, the maximum input RF power and the dynamic range, the out-of-channel selectivity and the third-order inter-modulation/cross-modulation characteristics are all analyzed for the PDMA terminal RF receiver in detail. And a feasible indirect method for obtaining the output noise power-spectrum-density of the terminal transmitter by measuring transceiver noise figure is also presented. 相似文献
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