基于AMBA总线的DDR2 SDRAM控制器研究与实现

随着大规模集成电路和高速、低功耗、高密度存贮技术的发展,DDR存贮器业已成为PC内存的主流技术.作为第二代DDR存贮器DDR2预取位数是普通DDR的两倍.因此DDR2 SDRAM将取代DDR SDRAM的主流地位.本文对DDR2存贮技术进行了探讨,并讨论了DDR2 SDRAM和DDR SDRAM的区别以及设计时应注意的问题,设计了一个基于AMBA总线的DDR2 SDRAM控制器并提出了一种数据顺序预读取机制,使得DDR2 SDRAM的访问效率大大提高.     

基于AMBA-AHB总线的SDRAM控制器设计

为了在嵌入式系统设计中实现对SDRAM存储器的访问,提出了一种基于AMBA-AHB总线规范的SDRAM控制器设计方案。首先简要介绍了AMBA总线规范,然后在完成整个存储控制器的整体框架设计的基础上给出了SDRAM控制器的实现原理以及详细的子模块划分。整个控制器的设计已用Verilog HDL语言实现并通过了Modelsim仿真和FPGA验证。仿真结果表明所设计的控制器符合SDRAM内部指令操作,并且满足了严格的时序要求。     

基于AMBA总线的NAND FLASH控制器软硬件划分设计

在AMBA AHB总线上实现NAND FLASH控制器有多种方案。为使其具有更好的兼容性,既能支持主流型号NAND FLASH的各种命令,同时又兼顾到读写效率,该设计根据NAND FLASH本身的操作特点,提出一种软硬件划分的设计方案,以软硬件结合的方式设计出NAND FLASH控制器。该设计通过系统级仿真,功能符合NAND FLASH操作规范。     

基于FPGA的SDRAM控制器的设计

在了解SDRAM的基本原理后,以硬件描述语言Verilog在Quartus II的软件中进行电路设计与仿真验证,实现了高速数据的缓存和传输。FPGA(即现场可编程逻辑门阵列)具有速度快、低成本、低功耗、调试简单等优点。该文介绍了一种基于FPGA的SDRAM控制器各模块的详细设计和实现过程,该控制器设计灵活、工作稳定可靠、成本低廉,可以实现SDRAM的方便控制。     

基于FPGA的SDRAM控制器设计

SDRAM是一种大容量、高速度的动态存储器，在电子设计领域应用很广泛。本文介绍了在雷达光栅显示系统中，应用SDRAM作为视频存储器时，采用FPGA实现控制电路的过程．     

基于FPGA的SDRAM控制器设计

介绍了SDRAM的结构和控制时序特点，以及基于FPGA的SDRAM控制嚣设计的关键技术，并引入仲裁机制，从而实现了快速高效地控制SDRAM。     

基于AMBA总线的AES算法设计

描述了基于AMBA（高级微控制器总线架构）总线的AES（高级加密标准）算法硬件设计。AES算法采用状态机实现,具有4种工作模式、支持2种密钥以及AHB（高级高性能总线）。采用实验室的SEGPS平台对设计进行仿真验证,并与采用C＋＋语言实现的AES进行比对验证。最后,选用FPGA（现场可编程门阵列）进行综合,结果显示,可工作最高频率为140．1MHz,占用逻辑单元的资源为6977,数据吞吐率最高为351．65Mbit／s。     

基于卷积交织的SDRAM控制器的设计

针对SDRAM复杂的控制逻辑,使用简化的状态机模型实现了卷积交织的SDRAM控制器设计,本设计比通用SDRAM控制器使用更少的逻辑资源,最高运行时钟频率超过120 MHz,在ADTB-T发射机和接收机中运行良好.     

SDRAM控制器简易化设计

SDRAM存储芯片拥有快速读写的性能,可以应用以回波模拟系统作为数据高速缓存器。SDRAM芯片是由SDRAM控制器控制的,SDRAM控制器有严格的控制时序和工作状态,可以使用有限状态机理论和VerilogHDL语言对FPGA进行模块化开发设计。笔者基于FPGA给出了一种SDRAM控制器简易化设计方法,实验结果表明该方法简化了SDRAM控制器的设计。     

一种通用SDRAM控制器的设计

本文介绍了SDRAM存储器的特点及工作原理，重点介绍了一种通用SDRAM控制器软核的Verilog设计，并给出了该软核的实际应用结果。     

基于FPGA的SDRAM控制器的设计和实现

为扩展TS-101处理器的外部SDRAM存储空间,提出一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图以及SDRAM存储板的性能参数。FPGA中采用了模块化设计方式,该设计将TS-101处理器的外部SDRAM存储空间扩展至512Mbyte。     

基于IP Core的SDRAM控制器比较

介绍了SDRAM存储器件的原理和工作特性，分析和比较了几种常见的SDRAM控制器的IP Core，说明了其组成结构和信号流向，给出了SDRAM控制器的实现方法以及设计仿真时序。介绍了如何通过修改IP Core来让不同的SDRAM芯片高效工作的具体方法。     

一种基于AHB总线的存储控制器设计

介绍一种能兼容高速总线AHB的存储控制器结构,其充分利用AMBA2.0协议对高速总线通信方式的规定,实现了对外部RAM和ROM的高效访问控制。该控制器结构在完成总线端和存储端时序转换的基础上,对系统访问中的获取指令、写操作及原子操作进行了优化设计,提高了此类操作的访问效率。此外,本设计采用异步时钟域的设计方法,降低了控制器在空闲状态下的动态功耗。该IP采用硬件描述语言设计,核心部件采用有限状态机实现,最终形成可复用的IP软核。     

一种基于FPGA的DDR SDRAM控制器的设计

对DDR SDRAM的基本工作特性以及时序进行了分析与研究,基于FPGA提出了一种通用的DDR SDRAM控制器设计方案。在Modelsim上通过了软件功能仿真,并在FPGA芯片上完成了硬件验证。结果表明,该控制器能够较好地完成DDR SDRAM的读写控制,具有读写效率较高、接口电路简单的特点。     

SDRAM通用控制器的FPGA模块化设计

介绍了一种SDRAM通用控制器的FPGA模块化解决方案.     

基于ARMulator扩展的AMBA总线及性能分析

系统芯片面临的重大挑战在于设计之初对软硬件进行划分,并对系统的性能评估。针对这一挑战,阐述在ARM指令集模拟器基础上扩展片上总线(AMBA)模型、SDRAM控制器模型和SDRAM模型。实验结果显示,对MPEG4解码算法进行软硬件划分,采用模型可以准确地评估MPEG 4解码系统的性能和功耗。     

基于AMBA总线的DMA控制器IP核设计

本文介绍了一种基于AMBA快速总线--AHB总线的32位DMA控制器的设计,该设计与ARM公司的PrimCell(R)相比,有更小的面积,更优的性能,可以用于作为各种芯片内DMA控制器的参考设计.     

高速图像存储系统中SDRAM控制器的实现

SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SDRAM控制器的硬件接口,在Altera公司的主流FPGA芯片EP1C6Q240C8上,通过增加流水级数和将输出触发器布置在IO单元中,该控制器可达到185MHz的频率。     

AMBA 2.0总线IP核的设计与实现

文章采用Top—Down的方法设计了AMBA2．0总线IP核，它包括AHB和APB两个子IP核。所有AMBA结构模块均实现了RTL级建模，对其中较复杂的仲裁器和AHB／APB桥模块给出了详细的描述。该IP完成了FPGA的验证，最高频率为53．6MHz。在ASIC0．18μm标准单元库下对该IP进行综合与优化，最高频率可以达到150MHz。     

基于AMBA APB总线NandFlash控制器的设计研究

介绍了基于AMBA APB总线NandFlash控制器的设计,首先简单介绍了NandFlash的一些特点,然后详细介绍了NandFlash控制器的整体框架、具体功能及其内部的数据通路。该控制器通过ModelSim进行了仿真及FPGA板级验证,验证结果表明能够满足NandFlash时序要求。