基于FPGA的边界扫描测试系统设计

随着集成电路技术的快速发展,传统的PCB电路板测试所采用探针的方法已经不现实,边界扫描技术解决了这一传统的PCB板测试的难题。本文设计的边界扫描测试系统可以实现对JTAG的访问以及完成对被测电路板器件IDCODE等方面的测试。实验结果表明,该系统测试方便,简单。     

边界扫描测试技术

边界扫描技术是一种标准化的可测试性设计方法,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.介绍了边界扫描技术的原理、结构,讨论了边界扫描技术的应用.     

基于BIST的NoC系统通信链路测试研究

采用内建自测试技术,完成了对NoC系统通信链路的测试。测试内容包括路由节点与其之间链路的测试,以及其与资源节点之间链路的测试。文中用硬件描述语言Verilog HDL完成各个测试模块的设计,用Quartus II软件自带的逻辑分析仪在基于FPGA的NoC系统硬件平台上完成测试。该测试方法不仅提高了故障覆盖率,还大幅降低了测试时间。     

NoC系统设计的研究

片上网络研究涉及从物理设计到体系结构、系统应用、设计方法和工具等诸多方面.文中从系统结构的角度总结了片上网络设计的一些主要研究内容和NoC技术研究发展方向.     

混合信号边界扫描测试系统的设计与实现

分析了混合信号边界扫描测试的工作机制对测试系统的功能需求,实现了符合IEEE1149.4标准的混合信号边界扫描测试系统。仿真和测试实践表明,该测试系统具有对系统级、PCB级和芯片级电路进行简单互连测试、差分测试和参数测试等功能,结构简单、携带方便、工作可靠。     

利用边界扫描进行系统级测试

本文简要介绍了测试总线IEEE 1149.1和IEEE P1149.5,并指出可以利用这两种总线进行系统级测试。究竟选择哪一种总线,要取决于用户的应用和经济承受能力。     

边界扫描测试设备控制模块的设计

ＪＴＡＧ边界扫描测试设备是产生１１４９．１协议信号的主控设备，而控制模块的设计是其中的关键环节，它直接影响到测试设备的设计、调试及操作性能。本文讨论了控制模块的４种设计方案，并选择出其中最佳的一种，为测试设备的设计打下了基础。     

边界扫描测试的数学模型探讨

边界扫描测试所指的是把一定数量的数字逻辑测试向量,串行输入至被测电路板中,并按照与之相对应的向量来对电路板中所有可能会发生的故障进行诊断,这一系列的测试所构成的就是边界扫描测试向量集合。本文所研究的是建立在布尔矩阵理论上的边界扫描测试模型,提出了这一测试数学模型的形式,研究了短路故障特征矩阵的建立过程,并进行了具体的模型的运算,最后提出了改数学模型的具体应用,具有一定的现实意义。     

边界扫描板级链路测试性设计方法研究

边界扫描技术是一种新型的VLSI电路测试及可测性设计方法.但是在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和在线仿真结合起来一直是一个亟待解决的问题.为解决上述问题,本文提出了两种基于边界扫描技术的板级动态链路设计方法.这种可测性设计技术不仅能完成边界扫描测试,还能完成在线编程或在线仿真等功能,具有很好的测试设计灵活性.     

基于边界扫描技术的VLSI芯片测试系统的设计与实现

９０年代发展起来的边界扫描测试技术的推广应用引起测试设备和测试系统的重大变革，边界扫描测试技术正日益成为超大规模集成电路的主流测试技术，介绍一个基于边界扫描技术的ＶＬＳＩ芯片测试系统的设计思想、体系结构及硬件、软件的实现。     

JTAG测试中扫描链的配置问题研究

分析了常见扫描链路配置中面临的问题,提出了一种扫描链配置方案。结合工程测试中出现的实际问题,给出了有关扫描链路配置的一些建议和注意事项。     

基于边界扫描技术的板级BIT设计及测试策略

随着超大规模集成电路(VLSI)、表面安装器件(SMD)、多层印制电路板(MPCB)等技术的发展，常规BIT设计面临挑战。为解决上述问题，本文提出了一种基于边界扫描技术的板级BIT的扫描器件置入法及其测试策略。该方法操作简单，经济实用，一旦广泛使用，无疑将会有很好的军事经济效益。     

SOC设计的软硬件协同验证研究

软硬件协同验证是SOC的核心技术.通过分析SOC验证方法与软硬件协同验证技术,提出C与平台相合的协同验证方法.该方法是在系统级用SystemC确定SOC系统的体系框架、存储量大小、接口IO与验证软件算法的可行性、有效性、可靠性.在硬件设计中,利用验证可重用的硬IP和软IP快速建立SOC系统,并把核心IP集成嵌入进SOC系统中.在软件设计中,利用成熟的操作系统与应用系统来仿真验证SOC芯片的功能与性能.该方法应用于一个基于ARM7TDMI的SOC设计,大大缩短了验证时间,提高了验证效率与质量.     

数字系统的边界扫描设计技术及应用

用边界扫描设计技术可大大改善数字系统的可测试性。本文就边界扫描芯片及应用进行了探讨。     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

XML文件解析技术在边界扫描测试中的应用

分析了文档对象模型（DOM）的特点、工作原理及DOM解析XML文档的方法和主要接口,并将其应用到雷达插件边界扫描检测系统中。在智能分析冗余错误信息的基础上,得出精简、准确的解析报告,基于数据库信息提取实现了故障点可视化定位和故障原因分析,最终集成到综合电路自动化测试系统中,解决了第三方软件在一体化自动测试软件中的集成和二次开发问题。     

边界扫描测试技术在雷达BIT电路中的应用

提出了一种采用超大规模集成电路的边界扫描测试技术来设计内建自测试(BIT)电路的方法。此方法利用一片单片机的I/O口线以及超大规模集成电路所具有的边界扫描测试结构来实现对VLST集成电路芯片的故障诊断。     

Scan Latch Design for Test Applications

This JETTA letter describes a new single-latch scan design that uses a single clock for both scan and functional operations. A test mode signal differentiates between normal and test operations. This new design enjoys savings in circuits, pins, test time, and also enjoys the benefits of a high-speed scan capability.     

逻辑簇边界扫描测试相关问题及解决方案

逻辑簇的边界扫描测试存在一些不可忽视的重要问题.分析了这些问题的影响,提出了相应措施,并介绍了结合BIST技术进行逻辑簇测试的方法.     

基于边界扫描技术的集成电路测试系统设计与实现

介绍了边界扫描的技术原理,及其在集成电路测试中的具体应用,并给出了一种基于边界扫描技术的板级集成电路测试系统的方案及实现。