某型军用测试设备可测试性设计验证

在某型军用测试设备设计的初期就考虑可测试性要求,通过优化系统结构并以方便测试为目的进行系统设计,通过故障树的方法从系统层面对测试设备的可测试性进行分析并验证,可为其它测试设备的研制提供参考.     

数传接收机系统可测试性设计

本文从逆向工程的角度出发,通过对数传接收机系统详细的软、硬件以及故障诊断和故障隔离的设计分析,就如何实现系统测试性设计这一课题进行了探讨,阐述了系统测试性设计原理和实现方法。     

可测试性设计技术与芯片质量

ASIC、IC和SoC正面临高复杂度、高速、高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。与此同时,复杂芯片设计固有的高成本、高风险特征迫使确保芯片设计与生产制造的高质量成为非常重要的工作。     

民航飞机机载音频系统可测试性研究

机载电子设备可测试性设计已成为飞机设计的重要组成部分,可提高电子设备的可用性及飞机的综合效能。本文结合机内测试、自动测试、边界扫描测试,维修总线等测试技术,介绍了边界扫描技术在民航飞机音频系统可测试性设计中的应用,然后讨论可测试性分配问题。以便在飞机总体设计和相应的系统设计过程中全面考虑其可测试性问题,使其成为机载电子设备的固有属性。     

系统测试的意义及系统可测试性设计

系统测试是系统开发的一个重要环节,是验证所设计的系统是否满足功能要求和性能要求的重要手段。测试进行得越早,解决缺陷所需要的成本越低。可测试性设计做得越好,越能提高测试的效率。这大大地降低项目进度,项目成本和产品质量的风险。文章首先介绍了系统测试的意义和可测试性设计的意义,然后从可测试性设计总则和可测试性设计方法详述两方面阐述了在系统设计中如何实现可测试性设计,并提供了一些具体的设计实例,为系统的可测试性设计提供了一些从理论到实践的参考。     

电子产品可测试性与可制造性设计

随着电子制造行业的迅猛发展与市场竞争的日益激烈,产品质量的重要性愈发突出。本文重点提出面向质量的DFT和DFM设计方法,并应用它来提高产品可测试性和可制造性,提高测试和生产效率,最终达到提高产品质量的目的。     

通信设备可测试性设计技术分析

随着通信技术的高速发展、芯片集成度的不断提高以及电路板复杂性的不断增加,传统的测试模型和测试方法已经不能满足当前的测试要求,测试费用急剧增加。通信设备可测性设计对于提高通信设备的测试水平、缩短故障检测和隔离时间,进而降低生产测试成本及生命周期费用具有重要的意义。本文综述了通信设备可测性技术的基本原理和设计思路,并对其关键技术进行了具体分析。     

控制系统可测试性设计的研究

重点对设计由微处理器构成的控制系统时如何进行可测试性设计进行了研究;对构成控制系统的各个部分的测试方法进行了分析,并以TDS200交换机为例,对其主控制系统的可测试性设计进行了分析,同时简要说明了其自检测试过程。     

测试与可测试性设计发展的挑战

CMOS器件进入超深亚微米阶段,集成电路(IC)继续向高集成度、高速度、低功耗发展,使得IC在测试和可测试性设计上都面临新的挑战.本文首先介绍了测试和可测试性设计的概念,分析了测试和可测试性设计面临的困境;然后讨论了系统芯片设计中的测试和可测试性设计,最后对测试和可测试性设计的未来发展方向进行了展望.     

一种提高软件可测试性的诊断测试方法

本文从提高软件可测试性角度进行软件诊断测试方法的研究,针对三个主要目标:更系统地把握软件行为、更方便地跟踪定位故障、更直接的软件异常测试。提出了一种软件打点加定制脚本结合的方案,介绍了可测试性设计与可测试性执行的实施内容,在软件可测试性方面具有一定的适用性。     

A Design for Testability Scheme for CMOS LC-Tank Voltage Controlled Oscillators

In this paper, a new Design for Testability (DFT) scheme is proposed, for the testing of LC-tank CMOS Voltage Controlled Oscillators (VCOs). The proposed test-circuit is capable of detecting hard (catastrophic) and soft (parametric) faults, injected in the VCO. The test result is provided by a digital Fail/Pass signal. Simulation results reveal the effectiveness of the proposed circuit. The overall silicon area requirement of the proposed DFT scheme is negligible.     

一种遵循IEEE 1149.1标准的可测试性设计结构

IEEE ll49．1(也称JTAG)是支持芯片边界扫描的国际标准，提供了统一的测试访问端口。如今，它已成为芯片必不可少的一种“开销”。本文通过定制JTAG逻辑，以求用最少的开销，最简单灵活的方式来管理各种DFT逻辑。     

无线局域网通信芯片可测性设计及实现

可测性设计已应用在大规模集成电路设计中。本文介绍了可测性设计原理和实现技术。同时介绍了一款无线局域网(WLAN)芯片,根据该芯片的结构特点,介绍了本款芯片应用的可测性技术以及实现过程,对使用的EDA工具及设计方法进行了深入描述。最后对可测性设计实现的效果进行了说明,并给出部分测试结果。     

基于COM的分布式自动测试系统的设计与实现

设计一个基于网络化的分布式测试系统,在VC 环境下完成COM组件的设计和调用。利用COM技术实现网络程序的调用,满足了空间相对分散、信息交换量大的测试要求,使远程方法的调用像本地方法一样容易。实践表明,应用COM技术开发的测试软件能更好地与操作系统融合,充分利用各种资源,实现测试软件的通用化、系列化。提高了系统软件的可测试性水平,加强了系统的扩展性能。     

Fractional Order Digital Differentiator Design Based on Power Function and Least squares

In this article, we propose the use of power function and least squares method for designing of a fractional order digital differentiator. The input signal is transformed into a power function by using Taylor series expansion, and its fractional derivative is computed using the Grunwald–Letnikov (G–L) definition. Next, the fractional order digital differentiator is modelled as a finite impulse response (FIR) system that yields fractional order derivative of the G–L type for a power function. The FIR system coefficients are obtained by using the least squares method. Two examples are used to demonstrate that the fractional derivative of the digital signals is computed by using the proposed technique. The results of the third and fourth examples reveal that the proposed technique gives superior performance in comparison with the existing techniques.     

基于VISA及IVI技术的仪器仪表自动测试系统软件设计

该文首先介绍了VISA(Virtual Instrument Software Architecture)技术、IVI(Interchangeable VirtualInstruments)技术标准以及它们在对仪器仪表进行测试控制中的作用;然后介绍了自动测试系统软件的设计思想和工作原理;最后详细介绍了该测试系统软件所能完成的功能,以及系统中各子模块在系统中所起的作用。     

Design for Test of Asynchronous NULL Convention Logic (NCL) Circuits

Due to the absence of a global clock and the presence of more state holding elements that synchronize the control and data paths, conventional Automatic Test Pattern Generation (ATPG) algorithms fail when applied to asynchronous circuits, leading to poor fault coverage. This paper presents a design for test (DFT) technique for a popular asynchronous design paradigm called NULL Convention Logic (NCL) aimed at making NCL designs testable using existing DFT tools with reasonable gate overhead. The proposed technique performs test points (TPs) insertion using Sandia Controllability and Observability Program (SCOAP) analysis to enhance the controllability of feedback nets and observability for fault sites that are flagged unobservable. An Automatic DFT Insertion Flow (ADIF) algorithm and a custom ATPG NCL primitive gates library are developed. The developed DFT technique has been verified on several NCL benchmark circuits

基于电力线通信芯片可测性设计的研究实现

集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。     

表面贴装领域中的可制造性设计技术

就如在其它行业中一样,DFM在表面贴装领域中也是同样适用并且非常重要的.DFM是一个极为有用的工具,它可节约大量费用并减少很多麻烦.本文阐述了表面贴装领域中的DFX思想、DFM概念和研究内容、DFM软件系统架构及其实现的关键技术点.     

A BIST-DFT technique for DC test of analog modules

Among test techniques for analog circuits, DC test is one of the simplest method for BIST application since easy to integrate test pattern generator and response analyzer are conceivable. Precisely, this paper presents such an investigation for a CMOS operational amplifier that is latter extended to active analog filters. Since the computation of fault coverage is still a controversy question for analog cells, we develop first an evaluation technique for optimizing the tolerance band of the measurements to test. Then, using some DFT solutions we derive single DC pattern and discuss the minimal number of points to test for the detection of defects. A response analyzer is integrated with a Built-in Voltage Sensor (BIVS) and provides directly a logic pass/fail test result. Finally, the extra circuitry introduced by this BIST technique for analog modules does not exceed 5% of the total silicon area of the circuit under test and detects most of the faults.