NLDMOS器件性能优化及分析

提出一种改善n型横向双扩散金属氧化物半导体(NLDMOS)器件性能的工艺方法。该方法基于某公司0.18μm标准工艺流程,通过在NLDMOS的共源处增加一道离子注入,引出衬底电荷,以优化NLDMOS器件的击穿电压(Vb)与比导通电阻(Rsp)。选择不同的注入离子浓度与快速热退火时间,研究了器件的Vb与Rsp变化。由于离子激活效率不足,单纯增加20%的注入离子浓度,器件的耐压性能提升极小,采用增加20%注入离子浓度结合延长20s快速热退火时间的方法,NLDMOS器件的Vb提高约2.7%,同时Rsp仅增加0.9%左右。     

PSJ高压器件的优化设计

基于Semi-SJ(super junction)结构,提出了SJ的比例可以从0～1渐变的PSJ(partial super junction)高压器件的概念.通过对PSJ比导通电阻的分析,得到了PSJ高压器件比导通电阻优化设计的理论公式.计算了不同击穿电压的比导通电阻,并与二维器件模拟结果和实验结果相比较.讨论了BAL(bottom assist layer)部分穿通因素η、p型区深度归一化参数r、p型区深宽比A以及PSJ漂移区掺杂浓度是否统一对PSJ高压器件比导通电阻的影响.其理论结果和器件模拟结果相吻合,为设计与优化PSJ高压器件提供了理论依据.PSJ结构特别适于制造工艺水平不高、很难实现大的p型区深宽比的情况,为现有工艺实现高压低导通电阻器件提供了一种新的思路.     

JFET区注入对大功率VDMOS击穿电压和导通电阻的影响

研究了JFET区注入对大功率VDMOS器件击穿电压和导通电阻的影响,分析讨论了JFET区注入影响击穿电压的机理,并定量给出JFET区注入对导通电阻的影响.通过器件数值模拟优化JFET区注入剂量,并根据仿真结果改进器件设计,在满足击穿电压要求的前提下导通电阻降低了8％.     

具有纵向源极场板的绝缘体上硅器件新结构

采用软件仿真一系列横向双扩散金属氧化物半导体场效应管(Laterally double-diffused metal oxide semiconductor,LDMOS)结构,为缓解绝缘体上硅(Silicon on insulator,SOI)器件的击穿电压VB和漂移区的比导通电阻Ron.sp之间的矛盾关系,提出了一种具有纵向源极场板的双槽SOI新结构。该结构首先采用槽栅结构,以降低比导通电阻Ron.sp;其次,在漂移区内引入SiO_2介质槽,以提高击穿电压VB;最后,在SiO_2介质槽中引入纵向源极场板,进行了电场重塑。通过仿真实验,获得器件表面电场、纵向电场曲线及器件击穿时的电势线和导通时的电流线等。结果表明,新结构的VB较传统LDMOS器件提高了121%,Ron.sp降低了9%,器件优值FOM值达到15.2 MW·cm~(-2)。     

一种新型的双槽栅结构高压MOSFET

设计了一种能减小导通电阻并提高击穿电压的功率MOSFET。分析了击穿电压与外延浓度、耗尽层宽度、电阻率之间的关系。采用计算机仿真软件TCAD,对500 V、4 A下的N沟道MOSFET进行仿真验证。结果表明,相比传统VDMOS,双槽栅新型MOSFET的导通电阻减小了15.9%,反向击穿电压提升了2.8%。在工艺流程上减少了JFET退火工艺,仅增加了一层掩膜。     

界面电荷对圆柱形高kVDMOS的影响仿真研究

相比于传统VDMOS,超结耐压层结构和高k介质耐压层结构VDMOS能实现更高的击穿电压和更低的导通电阻.通过仿真软件,对3D圆柱形高k VDMOS具有、不具有界面电荷下的各种结构参数对电场分布、击穿电压和比导通电阻的影响进行了系统总结.研究和定性分析了击穿电压和比导通电阻随参数的变化趋势及其原因.对比导通电阻和击穿电压...     

薄型双漂移区高压器件新结构的耐压分析

提出与CMOS工艺兼容的薄型双漂移区(TD)高压器件新结构.通过表面注入掺杂浓度较高的N-薄层,形成不同电阻率的双漂移区结构,改变漂移区电流线分布,降低导通电阻;沟道区下方采用P离子注入埋层来减小沟道区等位线曲率,在表面引入新的电场峰,改善横向表面电场分布,提高器件击穿电压.结果表明:TD LDMOS较常规结构击穿电压提高16%,导通电阻下降31%.     

具有P型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

两层金属场极板高压LDMOS的优化设计

采用场极板结终端技术提高LDMOS击穿电压,借助二维器件仿真器MEDICI软件对基于体硅CMOS工艺500V高压的n-LDMOS器件结构和主要掺杂参数进行优化,确定漂移区的掺杂浓度(ND)、结深(Xj)和长度(LD)。对多晶硅场极板和两层金属场极板的结构参数进行模拟和分析,在不增加工艺复杂度的情况下,设计一种新型的具有两层金属场极板结构的500Vn-LDMOS。模拟结果表明,双层金属场极板结构比无金属场极板结构LDMOS的击穿电压提高了12%,而这两种结构LDMOS的比导通电阻(RS)基本一致。     

一种用于高压应用的700V BCD工艺平台

针对高压应用领域,建立了一种700V的高压 BCD兼容工艺平台。采用全注入技术在p型单晶衬底上,仅用10张光刻版即实现了700V nLDMOS、200V nLDMOS、80V nLDMOS、60V nLDMOS、40V nLDMOS、700V nJFET和低压器件的单片集成。工艺中没有采用外延层或埋层,极大地节约了制造成本。其中,高压双RESURF LDMOS的击穿电压为800V,比导通电阻为206.2 mohm.cm₂。该700V 高压 BCD兼容工艺平台具有低成本、工艺简单的优势,可使得功率集成电路产品具有较小的芯片面积。     

埋部分P+层背栅SOI高压器件新结构

提出了一种埋部分P+层的背栅SOI(Buried Partial P+ layer SOI,BPP+SOI)高压器件新结构.部分P+层的引入不仅有效地增强了源端埋氧层电场,而且还降低了源端PN结表面电场,使器件击穿电压随背栅压的增加而大幅增加,比导通电阻也显著降低.仿真结果表明,在漂移区长度为150μm,背栅压为650V时,BPP+SOI的耐压较常规结构提高了84.9%;在漂移区为120μm,耐压相同的情况下,BPP+SOI的比导通电阻较常规结构降低了31%.     

BCD工艺的外延层最佳参数选择

智能功率集成电路SPIC是把低压控制和功率输出集成在同一芯片上,在电路内部实现具有防止短路,过载,高温和过大功率等功能.对于较低电压使用的SPIC,通常采用PN结隔离技术,集成双极型的CMOS和DMOS的器件结构,即所谓BCD技术,在工艺上就要实现双极型,CMOS和DMOS的工艺兼容.在这个兼容工艺中,选择外延层电阻率和厚度是个     

氮化镓功率半导体器件技术

作为第三代半导体材料的典型代表,宽禁带半导体氮化镓(GaN)具有许多硅材料所不具备的优异性能,是高频、高压、高温和大功率应用的优良半导体材料,在民用和军事领域具有广阔的应用前景。随着GaN技术的进步,特别是大直径硅(Si)基GaN外延技术的逐步成熟并商用化,GaN功率半导体技术有望成为高性能低成本功率技术解决方案,从而受到国际著名半导体厂商和研究单位的关注。总结了GaN功率半导体器件的最新研究,并对GaN功率器件发展所涉及的器件击穿机理与耐压优化、器件物理与模型、电流崩塌效应、工艺技术以及材料发展等问题进行了分析与概述。     

基于1 μ m 600 V BCD工艺的高压栅驱动电路

基于低压BCD工艺,与华润上华合作开发了1μm 600 V BCD工艺平台,可以集成600V高压LDMOS和高压结终端.基于此工艺平台,设计了一种高压半桥栅驱动电路.该电路具有独立的低端和高端输入通道,内置长达1 μs的死区时间,防止高低端同时导通.采用双脉冲电平位移结构完成15～615V的电平位移,同时集成过流和欠压等保护功能.高端采用新型的电平位移结构,版图面积减小12％.测试结果表明,高端浮置电平可以加到750V,高低端输出上升时间为50 ns,延迟匹配为150 ns,输出峰值电流大于2A,电路响应快,可靠性高.     

具有分段P型埋层的Triple-RESURF LDMOS

提出了一种具有分段P型埋层的Triple-RESURF LDMOS(SETR LDMOS)。该结构将传统Triple-RESURF LDMOS(TR LDMOS)中均匀掺杂的P埋层漏端一侧做分段处理,使漂移区中P型杂质从源端到漏端呈现出近似阶梯掺杂的分布。这种优化能够平衡漏端底部剧烈的衬底辅助耗尽效应,提升器件的耐压性能;同时,器件正向导通状态下,对电流的传输路径也没有形成阻碍,能够维持较低的比导通电阻。流片结果表明,在漂移区长度均为65μm的情况下,SETR LDMOS的击穿电压能达到813 V,比传统TR LDMOS的击穿电压高51 V,且比导通电阻维持在7.3Ω·mm²。     

栅增强功率ACCUFET的模拟研究

为了进一步降低器件的导通电阻,提出了一种新型的ACCUFET结构——栅增强功率ACCUFET(GE-ACCUFET)。这种器件同时具有普通ACCUFET和GE-UMOS的优点,而且导通电阻比这两种器件都要低。设计了一个击穿电压约106 V,导通电阻为2.18×10-4Ω.cm2的栅增强型功率ACCUFET器件(GE-ACCUFET)。将这种新型器件与GE-UMOS、普通ACCUFET进行对比,并进一步研究器件的结构参数对器件性能的影响。通过ATLAS仿真软件的建模仿真得到的数据显示,新型器件的导通电阻与GE-UMOS、普通ACCUFET相比,均有大幅度的降低。仿真还得到了器件导通电阻和击穿电压与结构参数H,D,α的函数关系,这对器件的生产制造有一定的指导作用。     

基于高压BCD工艺的内集成自举电路

设计了一款基于高压BCD工艺的内集成MOS自举电路,将其应用于高压集成电路(HVIC)。对传统的内集成MOS自举电路进行改进,该改进版内置MOS自举电路集成升压控制模块,实现在HVIC通电后屏蔽HVIC输入信号,并通过集成的升压电路将自举电容电压充到预期值,解决了以往使用传统的内置MOS自举功能时,因充电速度慢、充电电压低所导致的触发HVIC欠压保护和电器频繁停机问题。基于SMIC 3μm BCD工艺对所设计的自举电路的HVIC进行流片验证。测试结果表明,升压电路将HVIC供电电压从15 V升高至16.4 V,自举电容电压可达到预期值,同时实现了替代外接自举二极管或通过SOI工艺内置自举二极管的自举功能。     

用于智能功率集成电路的PTG-LDMOST

提出一种用于智能功率集成电路的基于绝缘体上硅(SOI)的部分槽栅横向双扩散MOS晶体管(PTG-LDMOST)。PTG-LDMOST由传统的平面沟道变为垂直沟道,提高了器件击穿电压与导通电阻之间的折衷。垂直沟道将开态电流由器件的表面引向体内降低了导通电阻,而且关态的时候耗尽的JFET区参与耐压,提高单位漂移区长度击穿电压。仿真结果表明:对于相同的10微米漂移区长度,新结构的击穿电压从常规结构的111V增大到192V,增长率为73%。     

漂移区覆盖高k薄膜的高压LDMOS器件优化设计

为了获得高耐压、低导通电阻的横向双扩散MOSFET(LDMOS)器件,综合利用高介电常数(高k)薄膜技术和场板技术,设计出一种漂移区表面采用"高k薄膜+氧化层+场板"结构的功率器件,有效降低了PN结弯角高电场和场板边缘峰值电场。使用器件仿真工具MEDICI进行验证,并分析高k薄膜厚度、氧化层厚度、高k薄膜相对介电常数以及栅场板长度对器件性能的影响,最终实现了耐压达到820V、比导通电阻降至13.24Ω.mm2且性能稳定的LDMOS器件。