硅栅工艺

硅栅工艺为完成场效应晶体管的大规模集成矩阵提供了方便的途径。它的优点(主要由于低阈值电压和掩埋在绝缘体内的自对准栅结构)是容易与双极型电路耦合並能提高二者的性能和功能元件密度,使MOS集成电路更好用、更价廉。本文评述最近采用这一工艺的进展情况,並用一存储器电路为例来说明构成复杂数字功能电路的应用。     

硅栅n-MOS工艺的发展

对于采用局部氧化(LOCOS)工艺的普通LSI硅栅n-MOS技术进行了重新设计。重新设计后的有源器件隔离不再使用氮化硅作掩蔽层。这样缩短了工艺流程,同时避免了由于采用LOCOS所产生的诸如鸟嘴的形成及有源区域电的侵蚀等问题。 我们采用重新设计的E/D工艺,作一套试验掩模制造了一些器件,并对这些器件的性能进行了评价。研究发现,测量结果与理论计算位非常一致。     

等离子体刻蚀技术在硅栅MOS工艺中的应用

随着现代科学技术的迅速发展,电子技术越来越被各行各业及国防工业加以广泛利用。而MOS大规模集成电路则是当代电子工业的重要组成部分,它之所以重要是因其集成度高、可靠、速度快、功耗低、制造工艺简单、用途广等优点所致。由于集成度的不断提高,对器件的可靠性及加工精度就提出了更高的要求,但原有的化学湿法腐蚀工艺却限制了其发展。为了克服此不足点,国外发明了一种新的刻蚀工艺——等离子体干法腐蚀工艺,这样就为MOS工艺和大规模集成电路开辟了一条新的途径。     

硅栅CMOS倒阱工艺研究

我们从八十年代中期研究的一种倒阱工艺,采用高能注阱,使杂质峰位于阱内,形成载流子减速场,有利于克服常规工艺的自锁效应。阱深可由6～7μm降为2μm左右,能克服常规工艺的许多局限性,工艺简单,省掉高温推阱工艺,有利于大圆片低温工艺实现。     

全离子注入技术在硅栅CMOS工艺中的应用

本文运用有关离子注入的原理和射程分布损伤机理等理论,结合作者所在工厂的硅栅CMOS工艺中应用全离子注入技术的实验数据及实践经验,对注入工艺参量与器件工艺参数的相关性及注入质量的控制等进行了探讨;就注入过程中的若干影响因素,寻求到了有效的解决方法。此技术已用于作者所在厂的我厂门阵列产品的研制和生产中,取得了令人满意的结果。     

2μm硅栅C-MOS/SOS工艺

叙述2μm硅栅深耗尽C-M0S/SOS工艺及其特性,制造工艺全部是干法工艺(离子铣和等离子腐蚀)。离子注入形成源、漏,在每次光刻均为2μm线条,为改善成品,采用磷硅玻璃退火和低温处理(T≤875℃),提出了静态电参量和沟道长度的函数关系,电路性能用环形振荡器做成测视图案信号发生器来表征,环形振荡器呈现级延迟时在电源5V下小达220PS,速度功耗积小于5PJ。测视图案信号发生器达到80MHE频数据,制造0.5μm沟道长度的晶体管证明这个工艺应用到正微米几何图形的潜力。     

5微米全掺磷硅栅CMOS工艺

本文报道了5微米全掺磷硅栅CMOSIC封闭栅结构和封闭——条状混合栅结构的工艺技术.已于1983年研制成功了电源电压为5伏,门电路延迟时间为8～15毫微秒,双D触发器最高时钟频率达31兆赫的低压高速电路.本工艺技术适用于目前国内多数集成电路生产工厂的工艺水平,提供了提高CMOS电路速度的有效途径.     

硅栅n沟MOS工艺的新发展

在 P 沟与互补 MOS 工艺的基础上,美国因特尔公司与标准微系统公司等厂家开始制造 n 沟硅栅 MOS 器件。硅栅 n 沟 MOS 的优点有:1)由于电子迁移率比空穴高,因此 n 沟器件的速度较 p 沟快器件2-4倍;2)硅栅 n 沟器件减少了寄生电容、条宽与间隔距离,其器件密度比 p 沟工艺     

90 nm技术节点硅栅的干法刻蚀工艺研究

进入90 nm工艺节点以后,在等离子体干法刻蚀工艺中出现了越来越多需要解决的技术性问题,带有图形的晶片(相对于白片而言)上的膜层结构设计和刻蚀工艺参数的优化技术变得越来越重要.重点以具有栅氧化层、多晶硅层、二氧化硅和氮氧化硅复合硬掩膜层的典型结构图形晶片为基础,开展应用于90 nm技术节点的多晶硅栅的刻蚀工艺的研发,深入分析了氯气、溴化氢和氧气等反应气体在工艺中的作用,优化了工艺参数,得到了满足90 nm技术节点工艺要求的刻蚀结果.     

硅栅干法刻蚀工艺中腔室表面附着物研究

用Cl2,HBr,O2和CF4为反应气体,对多晶硅栅进行了刻蚀试验,并借助X射线能谱仪器En-ergy Dispersive X-ray Spectrometry(EDS)进行试验样品的化学成分测定和数据分析。结果表明,淀积附着物主要是以硅元素为主体,溴、氯和氧次之的聚合物,在淀积的动态过程中,HBr起到了主要的作用,Cl2和O2在一定程度上也促进了淀积过程的进行,在工艺过程中氟元素起到了清除淀积物的作用。最后通过试验得到了反应腔室表面附着物淀积的机理性结论。     

互补金属氧化物半导体与硅栅结合产生微功率工艺

把众所周知的集成电路工艺——互补MOS和硅栅——相结合所产生的微功率半导体工艺对电路的开关速度和功耗都做了理想的折衷。这些硅栅互补MOS逻辑电路的静态功耗为毫微瓦,且电源电压下降到1伏左右仍能工作。这种新的电路系列目前已投产,并已使用于电池供电的可移动的通讯系统、手提计算器或电子手表中,在这些使用中实质上要求是小功率。多晶硅的栅电极与通常的金属栅相比有两个优点:较低的阈值电压和较低的电容。阈值电压之所以低,是因为多晶硅功函数与通常的功函数相比与单晶硅衬底功函数更接     

抗辐照硅栅CMOS工艺的最佳条件及控制

本文介绍了一种使硅栅CMOS工艺制作的抗辐射产品最佳化的快速周转技术。该技术包括:(1)在制作过程中的不同阶段能被“取出” (Pulled)的控制硅片上制作MOS电容器;(2)根据辐照产生的电荷量确定“加固水平”。我们证明了在关键工艺步骤前后这种技术在监控辐照加固水平和测定许多工艺步骤对加固水平的累积影响方面的作用。业已证明,应用于铝栅和硅栅两种工艺的干式栅氧化最佳温度是1000℃。在铝栅工艺中,源内(In-Source)蒸发铝是比溅射铝淀积更好的工艺步骤。选择能使加固程度最优化的工艺步骤,可将硅栅CMOS工艺所作产品的加固水平提高一个数量级以上。最后,我们报导了铝栅与硅栅工艺中,界面态形成与不同电场的依赖关系     

可替代MOSLSI硅栅工艺的低电阻硅化物栅

国外已有一些厂家试图用钼钨等的硅化物栅来取代 MOS LSI 的硅栅。该栅电极的电阻率比硅栅低一个数量级以上,可以使用同硅栅 MOS LSI 一样的工艺。降低栅电阻率的目的是实现微细栅结构的高密度 LSI。若在现阶段的 MOS LSI 中使用,还可能提高工作速度。     

硅栅CMOS门阵列设计

介绍CMOS门阵列的基本结构和设计方法.设计了门阵列的四管和六管两种阵列单元以及输入/输出的I/O单元结构.说明提高CMOS门阵列IC速度的设计和布线,介绍CMOS门陈列的布线方法,建立各种“与非门”、“或非门”和多种触发器、译码器、暂存器等多种基本电路的接触孔和Al连线的宏单元“Macro Cell”的数据库.最后设计并试制成功400门64引出线和300门48引出线,两种CMOS门阵列集成电路,获得设计试制一次成功.缩短了设计周期、降低掩模版的设计和制造成本,提高设计效率和可靠性.     

1微米硅栅CMOSASIC制造中RIE的应用

本文主要介绍１ｕｍ双阱双层金属布线硅栅ＣＭＯＳ专用集成电路制造中采用先进的反应离子刻蚀技术，对多种材料如ＬＰＣＶＤ、Ｓｉ３Ｎ４、ＰＥＣＶＥＳｉ３Ｎ４、热ＳｉＯ２、ＰＥＶＥＤＳｉＯ２、ＰＳＧ、ＢＰＳＧ、多晶硅和Ａｌ－Ｓｉ（１．０％）－Ｃｕ（０．５％）合金等进行高选择比的，各向异性刻蚀的工艺条件及其结果。获得上述各种材料刻蚀后临界尺寸（ＣＤ）总损失＜０．０８ｕｍ的优良结果。此外还分析讨论了被选择的刻蚀     

封闭式硅栅低阈值CMOS集成电路

用封闭式硅栅结构(C~2L结构)设计和试制了一个低阈值CMOS通用逻辑电路系列。其中包括四位双向移位寄存器、全加器、五种计数器、四种译码器或编码器、三种触发器、二种缓冲器(与TTL接口的电路)以及多种门电路(包含两种三态门在内)的三十九个品种大部分已设计定型,并进入小批量生产的阶段。文中叙述了这种电路的工艺流程、版图设计原则以及给出了工作频率上限、静态功耗、输入漏电电流和工作电源电压范围等参数的实验结果,并对这种电路的优越性进行了讨论。     

90nm硅栅过刻蚀工艺中功率对等离子体性质的影响

通过实验对适用于90nm多晶硅栅刻蚀工艺中过刻蚀阶段等离子体的性质进行了研究分析.实验采用满足200mm硅晶片刻蚀的电感耦合多晶硅刻蚀设备,借助等离子体分析仪器(朗缪尔探针)进行实验数据测定,得到了等离子体性质与功率、气体流量等外部参数的关系.实验表明在射频功率增加的过程中,能量耦合系数处于一个相对稳定的常值;当等离子体处于局部加热状态时,绝大部分的电子处于附着状态,维持等离子体的电子数目相对减少.等离子体中的射频能量耦合空间随着射频功率的增加,分布状态会变得更加一致化.     

90nm硅栅过刻蚀工艺中功率对等离子体性质的影响

通过实验对适用于90nm多晶硅栅刻蚀工艺中过刻蚀阶段等离子体的性质进行了研究分析.实验采用满足200mm硅晶片刻蚀的电感耦合多晶硅刻蚀设备,借助等离子体分析仪器(朗缪尔探针)进行实验数据测定,得到了等离子体性质与功率、气体流量等外部参数的关系.实验表明在射频功率增加的过程中,能量耦合系数处于一个相对稳定的常值;当等离子体处于局部加热状态时,绝大部分的电子处于附着状态,维持等离子体的电子数目相对减少.等离子体中的射频能量耦合空间随着射频功率的增加,分布状态会变得更加一致化.