LDPC译码方法研究及实现

本文主要研究了低密度校验码（LDPC码）的编译码方法及其硬件实现。在讨论几种主要的LDPC码的编译码方法的基础上，对LDPC译码错误产生原因进行了分析，提出了一种改进的置信传播译码算法——最小和算法，该算法在几乎没有增加运算复杂度的情况下，明显地提高了译码性能。同时，本文基于几何思想的LDPC码为例，提出了并串结合的FPGA实现方法，给出了仿真结果。     

LDPC码的译码算法

介绍了LDPC(低密度奇偶校验码)码的BP算法和基于BP的简化译码算法，并在AWGN(加性白高斯噪声)环境下进行了各自的仿真。通过误码性能和译码复杂度两方面的比较表明BP算法的性能更优越，但简化算法的复杂度相对来说有大幅的下降。     

一种参数自适应的LDPC译码算法

介绍了低密度奇偶校验码（LDPC）的几种常用译码算法及其优缺点,特别用密度进化理论分析了归一化置信传播（Normalized BP-based）和偏移置信传播算法（Offset BP-based）的外信息概率分布和演化。基于此,分别针对Normalized BP-based和Offset BP-based算法提出了广义互信息理论（Generalized Mutual Information）及其计算公式,同时提出了改进的因子自适应LDPC译码算法,在每一次译码过程中通过一维搜索,可以获得一个最佳的修正因子,该因子能够最大化广义互信息,从而获得最佳的译码性能。分析和仿真数据表明,提出的因子自适应算法比传统的算法具有更好的性能。     

一种改进的无线光通信LDPC码译码算法

针对无线光通信中低密度奇偶校验码(LDPC)置信传播(BP)译码算法复杂度高及置信度振荡造成译码错误等缺点,基于对数BP算法提出了一种改进的译码算法。改进的译码算法在校验节点运算时,判断输入到校验节点消息的最小值与某个门限的大小,根据比较结果,分别用消息最小值或若干个最小值进行运算,在损失很少性能的情况下降低了运算复杂度;同时在比特节点采用振荡抵消处理运算,提高了算法的性能增益。最后在对数正态分布湍流信道模型下,分别对比特充分交织和交织深度为16的情况进行了仿真实验。仿真结果表明,改进的译码算法与BP算法相比,大幅度降低了计算复杂度,而且译码性能有一定的优势,收敛速度损失很少;而相对于最小和算法,改进的算法虽然译码复杂度有所增加,但误码率性能有明显的优势,并且收敛速度也优于最小和算法。因此,改进的译码算法是无线光通信中LDPC码译码算法复杂度和性能之间一个较好的折中处理方案。     

基于可靠度的LDPC译码算法及其性能分析

由于低密度奇偶校验码(LDPC)具有逼近香农(Shannon)极限的优良性能和可实现高速编译码的潜力,使之成为信道编码领域最受瞩目的研究热点之一。主要研究对象是LDPC码的译码算法。先后介绍了LDPC码的基本概念和原理、编译码的结构原理和基于可靠度的迭代大数逻辑译码算法(RBI-MLGD)流程。译码算法是LDPC码的关键,译码复杂度的高低直接影响着系统的实现。通过Visual C++6.0编写该译码算法程序,并对该码字在8比特和4比特的量化参数下进行了算法仿真,结合Matlab 7.1对获得的数据进行画图,得到了针对该码字在RBI-MLGD算法下的译码效果。     

LDPC码的译码算法研究

根据硬件实现的要求,文中研究了LPDC码的译码算法,提出了适合硬件实现的NormaIized Min-Sum译码算法的系数,并在此基础上对该算法的量化范围和量化方案的性能进行了仿真分析,仿真结果表明均匀量化比特5,6和7的选择对于误码性能影响不大,该算法大大降低了计算复杂度和硬件实现难度,具有很好的实用价值.     

LDPC码的一种改进的Min-Sum解码算法

本文在对LDPC码译码复杂度分析的基础上，对现有译码算法进行了基于计算机仿真的比较。对最小和译码算法提出了一种改进方法：量化的最小和算法，并进行了计算机仿真实验，实验结果表明，本方法在保持算法计算复杂度的前提下，误码率性能有了显著提高。     

基于量化的LDPC译码算法的高效实现

论文提出了一种采用2维折线逼近的和积译码算法实现方案,避免了使用与量化比特数成指数关系增长的查找表,降低了译码器的存储器消耗。基于上述方案提出了一种次小值修正的最小和算法。该算法通过3个2维折线逼近对最小值进行修正,获得了逼近浮点和积算法的译码性能。算法的修正过程只包含简单的算术和逻辑运算,便于FPGA实现。     

LDPC码的几种译码算法比较

信道编码的译码算法是决定编码性能和应用前景的1个重要因素,LDPC码成功的1个重要原因是它在译码算法上的优势。介绍了LDPC码常用的译码算法LogBP算法,然后由LogBP算法推导出它的近似算法———最小和译码算法,之后结合密度进化理论得到改进型的最小和译码算法。通过仿真比较了3种译码算法在AWGN信道上的误码性能和复杂度,表明改进型的最小和译码算法误码性能最好、复杂度适中,最适合硬件实现。     

一种基于交错行列消息传递的LDPC码改进译码算法

为进一步改善低密度奇偶校验(LDPC)码译码算法的纠错性能,并加快其译码的收敛速度,提出一种基于交错行列消息传递的改进译码算法.该算法通过将动态调度策略译码算法中的残差值思想引入到串行调度译码算法中,使得串行调度译码算法在每次迭代进行消息更新前都会进行一次残差值排序的计算,并对其节点消息原有的固定更新顺序进行重新排序.仿真结果表明:在误码率为10-4时,该改进的译码算法相比于行消息传递算法和列消息传递算法有0.25和0.24 dB的增益;在误码率为10-5时,相比于交错行列消息传递算法有0.13 dB的增益.     

基于电力线通信的LDPC码分层译码算法研究

针对电力线信道多径延迟效应和脉冲噪声影响问题,建立了基于电力线的LDPC-OFDM系统模型.并基于该模型,对低密度奇偶校验码(LDPC)的译码算法进行深入研究.基于最小和置信传播(Belief Propagation,BP)译码算法原理,改进分层和积译码算法,提出一种基于修正因子的分层最小和对数似然比译码算法.仿真结果表明,该算法译码复杂度低,迭代收敛速度快,能够有效降低电力线LDPC-OFDM系统的误码率(BER),提高传输效率.     

Real-Time Implementation for Reduced-Complexity LDPC Decoder in Satellite Communication

In this paper,it has proposed a realtime implementation of low-density paritycheck（LDPC） decoder with less complexity used for satellite communication on FPGA platform.By adopting a（2048.4096）irregular quasi-cyclic（QC） LDPC code,the proposed partly parallel decoding structure balances the complexity between the check node unit（CNU） and the variable node unit（VNU） based on min-sum（MS） algorithm,thereby achieving less Slice resources and superior clock performance.Moreover,as a lookup table（LUT） is utilized in this paper to search the node message stored in timeshare memory unit,it is simple to reuse and save large amount of storage resources.The implementation results on Xilinx FPGA chip illustrate that,compared with conventional structure,the proposed scheme can achieve at last 28.6%and 8%cost reduction in RAM and Slice respectively.The clock frequency is also increased to 280 MHz without decoding performance deterioration and convergence speed reduction.     

高速数据传输中的LDPC码译码算法研究

在对LDPC码(低密度奇偶校验码)不同译码算法的原理进行深入研究的基础上,提出了一种改进型的最小和译码算法。通过分析不同译码算法的计算复杂度,验证不同算法的译码性能,表明改进最小和译码算法降低了运算复杂度,减少了平均迭代次数,改善了算法的收敛特性,是一种低运算量高性能的译码算法,有利于提高吞吐量,在高速数据传输上具有很大应用价值。     

准循环LDPC码的半并行译码器设计

利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中.提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能.     

符合CMMB标准的LDPC解码器设计

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在Altera的StratixlI-EP2S180F1020C3型FPGA上实现了这种结构.该设计合理利用了LDPC校验矩阵的规律,使用了一种适当的存储器调用的控制策略.在几乎不增加硬件资源的情况下,实现了两种码率的复用.     

基于Min-Sum近似算法的QC-LDPC译码器

由于BP算法中的非线性运算较复杂,实现中通常采用Min-Sum近似简化译码算法.针对译码过程中需要存储大量信息的问题,本文提出了一种基于Min-Sum近似算法的QC-LDPC译码器.通过重新安排Min-Sum近似算法中的运算,并将校验节点信息以一种压缩冗余的形式表示,大大减少了译码器所需的存储空间.针对QC-LDPC码校验矩阵准循环的特性,译码过程中以块为单位对信息进行更新,且可以实现多种消息传递调度策略.为进一步减少存储空间,对变量节点信息采用了非线性量化,根据密度演进理论对量化规则进行了优化.     

DTMB标准中LDPC码的译码实现

提出了一种准循环低密度校验码的部分并行译码结构,按照该结构设计的译码器可兼容多种码率的准循环低密度校验码,同时适用于规则码和非规则码,因此只需设计1个译码器就可完成不同码率的准循环低密度校验码的译码.在Altera公司的StratixⅡ-EP2S90器件上实现了DTMB标准中3种准循环低密度校验码的译码器.FPGA实现结果表明,与传统的译码方案相比,该译码方案可节省大约45%的逻辑单元.     

基于对数域的多进制LDPC码改进译码算法

为了进一步降低多进制LDPC码译码的复杂度,分析了扩展最小和算法(EMS)存在的不足,提出了一种基于对数域的多进制LDPC码的改进译码算法.该算法一方面根据每次迭代中变量节点的概率分布对的平均方差自适应选择FHT的阶数;另一方面算法中校验节点的更新运算由乘法转化为基于对数域上的加法运算,从而更易于硬件实现.仿真结果表明,与EMS算法相比,该算法性能与收敛速率均有明显改进.     

800Mbps准循环LDPC码译码器的FPGA实现

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作。使用这个架构,我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps。      

适于分层译码算法的LDPC码构造方法

The layered decoding algorithm has been widely used in the implementation of Low Density Parity Check (LDPC) decoders, due to its high convergence speed. However, the pipeline operation of the layered decoder may introduce memory access conflicts, which heavily deteriorates the decoder throughput. To essentially deal with the issue of memory access conflicts, we propose a construction algorithm of LDPC codes, to which a constraint condition is added in the Progressive Edge-Growth (PEG) algorithm. The constraint condition can guarantee that for our constructed LDPC codes, the sets of all the variable nodes connected to the consecutive layers do not share any common variable node, which can avoid the memory access conflicts. Simulation results show that the performance of our constructed LDPC codes is close to the several other LDPC codes adopted in wireless standards. Moreover, compared with the decoder for IEEE 802. 16e LDPC codes, the throughput of our LDPC decoder has large improvement, while the chip resource consumption is unchanged. Thus, our constructed LD-PC codes can be adopted in the high-speed transmission.