| 一种用于公钥系统中的高速乘法器/乘加器的实现 |
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| 引用本文： | 张家宏,陈建华,张丽娜. 一种用于公钥系统中的高速乘法器/乘加器的实现[J]. 武汉大学学报(理学版), 2007, 53(3): 283-286 |
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| 作者姓名： | 张家宏 陈建华 张丽娜 |
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| 作者单位： | 武汉大学,数学与统计学院,湖北,武汉,430072 |
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| 基金项目： | 国家高技术研究发展计划(863计划) |
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| 摘 要： | 给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32＋32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器（如RSA、ECC）,在0.25 μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.
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| 关 键 词： | Booth编码器 超前进位加法器 乘法器 18-2压缩单元 |
| 文章编号： | 1671-8836（2007）03-0283-04 |
| 修稿时间： | 2006-10-10 |
A Design of Low Latency Multiplier/Mac Unit for Public-Key Cryptography |
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| ZHANG Jiahong,CHEN Jianhua,ZHANG Lina. A Design of Low Latency Multiplier/Mac Unit for Public-Key Cryptography[J]. JOurnal of Wuhan University:Natural Science Edition, 2007, 53(3): 283-286 |
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| Authors: | ZHANG Jiahong CHEN Jianhua ZHANG Lina |
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| Affiliation: | School of Mathematics and Statistics, Wuhan University, Wuhan 430072, Hubei, China |
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| Abstract: | |
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| Keywords: | Booth recoder carry look-ahead adder(CLA) multiplier 18-2 compressor |
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