基于Verilog的线阵CCD驱动时序设计

针对东芝公司生产的TCD1209D芯片,介绍了一种基于Verilog语言的线阵CCD驱动方案,给出了关键部分的程序代码。采用Modelsim软件对设计方案进行了功能仿真,针对ALTERA公司的现场可编程门阵列EP2C8Q208C8N进行了适配。实验结果表明,该设计方案功耗小,抗干扰能力强,可移植性好,具有较高的开发效率。     

基于CPLD和Verilog HDL语言的一种线阵CCD驱动时序电路的设计

以东芝公司生产的TCD132D型号线阵CCD为例,介绍了一种基于CPLD和Verilog HDL语言的CCD时序驱动电路的设计方法。给出了Verilog HDL语言源代码,采用Modelsim SE等软件实现了功能、时序仿真。实验结果表明,设计符合实际工作需要。     

一种新型的FPGA实现RS422串口通信方法

在FPGA实现RS422串口通信的常用方法中经常遇到诸多问题,如FIFO深度读取不正确、FIFO写数据端口与读数据端口时序竞争、多个模块间信号延时导致FPGA亚稳态等问题,因此设计了一种新型的RS422串口通信实现方法;该方法通过利用寄存器数组作为循环缓存代替FIFO,利用计数器代替传统的波特率产生模块,把常用方法中的多个模块整合成一个模块,只采用一个主时钟,所有寄存器的时钟输入端共享一个时钟,对FPGA逻辑与时序进行了有效约束,避免了FPGA中亚稳态产生;试验结果表明该方法实现的RS422串口通信高速、可靠、稳定,并且利用FPGA实现RS422串口通信,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性。     

基于FPGA视频合成系统设计与实现

为实现将输入的六路BT656视频无失真地合并成一路BT1120视频输出,采用将FPGA技术和视频合成系统相结合的设计方法,用verilog语言设计完成有效视频数据的抽取、SRAM乒乓操作以及FPGA对于视频的拼接处理方法。该系统由视频输入解码模块、存储模块、输出解码模块、i2c模块以及时钟管理模块组成。经算法仿真和逻辑综合,该设计可以实现视频合成的基本功能,满足视频监控系统的实时性要求.综合结果表明该设计占用FPGA片上逻辑资源少,系统运行频率高。     

ADS8325与FPGA在TMSR保护系统中的应用

战略性先导科技专项(TMSR)熔盐堆保护系统中,对接收到的信号需要有较高的数据转换精度,并且保护系统中的元器件具有一定的抗辐射能力。文章主要选用16位串行微功耗、高速、高精度ADS8325芯片和ACTEL公司开发基于Flash技术的具有抗辐射性能的现场可编程门阵列FPGA,设计了熔盐堆保护系统中关键的A/D转换和定值比较单元。整个设计方案用Verilog HDL硬件描述语言实现,并在Libero 平台下进行软件编程实现A/D转换的工作时序和定值比较的控制。文章对方案的软硬件进行了描述,同时分析了相应的测试结果。