浅谈三人表决器实验电路的设计

采用中小规模集成电路门电路、译码器、数据选择器和加法器分别设计了4种三人表决器实验电路.如果数字系统简单,可以采用门电路;如果数字系统较复杂,则采用译码器、数据选择器和加法器较好.     

多位数序列全加器的光电混合实现

本文报道用光不双稳开关构成多位数序列全加器的方法，并用非线性干涉滤光片双稳开关进行了原理性实验演示，完成了四位二进制数的全加运算。     

低功耗CMOS同或门的设计

讨论了现有异或门／同或（XOR／XNOR）门的设计，指出了基于不同逻辑类型设计的门电路的优缺点．考虑到基于CMOS设计的XNOR门相对于其他逻辑门在各方面的优点，重点分析了CMOSXNOR门结构对门电路性能的影响．提出了一个新颖的CMOS同或门电路．经PSPICE仿真模拟表明，新设计在没有增加管子数的前提下，改善了门电路的性能．将新设计应用到全加器的设计中，其功耗和功耗延迟积的改进分别达到了9．9％和11．6％．     

基于概率模型的量子元胞自动机加法器容错性能研究

采用概率转移矩阵方法和电路分割理论建立了两种结构的量子元胞自动机 (QCA)加法器的容错性模型, 深入分析了各组成元件对加法器的整体容错性能的影响. 指出元件在较低的正确概率时, 传输线对整体正确概率影响较小, 而当元件正确概率较高时, 传输线的正确概率对整体正确概率的影响急剧增大, 并且在整个参数变化范围内反相器始终是影响整体正确概率的主要元件. 采用Frobenius范数对两种同一功能不同结构的QCA加法器的整体容错性能进行了比较, 发现由5输入择多逻辑门构成的QCA加法器的整体容错性能优良. 这对于目前QCA加法器的容错性设计以及今后大规模QCA电路的容错性设计具有重要意义.     

All-optical prefix tree adder with the help of terahertz optical asymmetric demultiplexer

We propose and describe an all-optical prefix tree adder with the help of a terahertz optical asymmetric demultiplexer (TOAD) using a set of optical switches. The prefix tree adder is useful in compound adder implementation. It is preferred over the ripple carry adder and the carry lookahead adder. We also describe the principle and possibilities of the all-optical prefix tree adder. The theoretical model is presented and verified through numerical simulation. The new method promises higher processing speed and accuracy. The model can be extended for studying more complex all-optical circuits of enhanced functionality in which the prefix tree adder is the basic building block.     

All-optical adder/subtractor based on terahertz optical asymmetric demultiplexer

An all-optical adder/subtractor （A/S） unit with the （TOAD） is proposed. The all-optical A/S unit with help of terahertz optical asymmetric demultiplexer a set of all-optical full-adders and optical exclusive- ORs （XORs）, can be used to perform a fast central processor unit using optical hardware components. We try to exploit the advantages of TOAD-based optical switch to design an integrated all-optical circuit which can perform binary addition and subtraction. With computer simulation results confirming the described methods, conclusions are given.     

基于正反馈异或/同或门的低延时混合逻辑加法器设计

针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题, 结合正反馈原理, 提出无阈值损失的低延时正反馈混合逻辑加法器设计方案. 该方案首先分析传输管异或门阈值损失机理, 利用正反馈环电平锁定特性, 设计无阈值损失的正反馈异或/同或门; 然后利用有比逻辑特定晶体管的尺寸差, 以减少正反馈异或/同或门输出延时; 最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点, 实现无阈值损失且低延时的混合逻辑加法器. 在TSMC 65nm CMOS工艺下, HSPICE仿真结果表明, 所设计电路与传输门加法器相比延时和功耗延时积分别降低12.75%和10.88%.     

一种用于公钥系统中的高速乘法器/乘加器的实现

给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32＋32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器（如RSA、ECC）,在0.25 μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.     

基于RevKit的可逆加法器设计

以可逆加法器设计为例,论述如何利用RevKit进行可逆电路研究.首先概述RevKit的软件构架、核心功能以及所支持的输入文件格式;其次分别用Python命令行形式和图形界面形式,以及基于二元判决图(Binary Decision Diagram,BDD)方法和基于真值表转换方法进行可逆加法器设计;最后给出两种方法所生成电路的性能比对.实验验证,RevKit作为开源工具,集成了现有可逆电路综合、优化及验证方法,有利于提高可逆电路的设计效能.     

行波进位补码加法器的数学分析

加法器对于高性能微处理器和DSP处理器至关重要,而多数加法器是补码加法器,补码加法器的基础是行波进位加法器.目前,行波进位补码加法器的数学基础缺乏严密性与系统性.提出一种不规则补码加法器,其设计思想很简单并且完全不同于常用的补码加法器—变形补码加法器和单符号位加法器.然后对这三种补码加法器的行波进位电路进行了严密、系统、简洁的数学分析.