比较逻辑与异步触发时序电路的分析和综合

本文从触发器的完整状态方程出发,研究了异步触发时序电路的分析与综合的新方法,提出了触发器的α跃变、β跃变行为可用比较运算中的小于、大于运算表示,而各触发器的α跃变、β跃变之间的覆盖关系则可用大于等于运算进行检验。在此基础上提出了适用于使用计算机的异步触发时序电路的分析和综合程序。     

四值施密特电路设计

本文分析了四值施密特电路工作过程中的时序特征，导出了相应的特征方程，并利用时序电路的设计方法，提出了两种四值施 特电路的设计方案，基于TTL技术设计的四值施密特电路已用PSPICE模拟证明了具有理想的施密特电路功能，讨论表明四值施密特电路的特征方程及电路的逻辑结构与对二值施密特电路及三值施密特电路讨论的结果相同，由此发现各种基的施密特电路具有共性。     

行为序列及基于多值逻辑的产生技术

本文在分析传统数字电路信号行为的基础上，提出了描述信号行为的三值序列产生技术，文中首先讨论了行为序列在低功耗估计技术中的应用及其多值描述，然后运用多值逻辑理论设计了三值行为序列变换电路，并结合SPICE模拟程序给出了行为序列的软件产生技术，最后讨论了如何产生相互独立的三值行为序列。     

比较逻辑的研究

本文引入几种比较运算,并讨论了它们的表示、有关性质及其在处理逻辑函数中的应用。此外,还提出了使用晶体管的比较逻辑门及通用比较逻辑门的设计。作者认为,由于比较运算揭示了电路中开关元件的作用实质,因此,充分利用晶体管功能的比较逻辑单元,可在数字集成电路的设计中得到应用。     

维持阻塞触发器的简化设计

本文对维持阻塞触发器的设计要点进行了归纳,发现在目前的传统设计中有二条连接线是可以节省的,实验也已予证实。 图1表示了一个由六个与非门组成的D型维持阻塞触发器,它的设计要点是 1.具有存贮信号的能力,具有互补的双轨输出。 2.受时钟脉冲cp的控制,只有当时钟来到时存贮的状态信号才发生变化。新状态Q′由激励输入D来决定:Q′=D。 3.在时钟cp来到时只发生一次Q→Q′的状态转换,以避免在工作中“空翻”的发生。     

电流镜及其在多值I2L电路开关级设计中的应用

运用开关信号理论和有界算术运算理论，对电流镜的多种性质进行了讨论，并系统研究了利用电流镜实现电流信号的各种算术运算，其中倍除运算属于初次提出，最后通过N进制半加电路和N值比较电路等两个设计实例介绍了电流镜技术在I^2L电路开关级设计中的应用。     

新颖的CMOS四值译码器与编码器

利用多级离子注入技术,一种新型的 C M O S 四值译码器与编码器被设计.它们有一 个低功耗与低输出阻抗的简单结构,可以用作超大规模集成电路设计中的接口电路,以减 少基片的外部引线数     

三值符合运算及其TTL电路实现

本文把三值闭运算拓广而引人三值符合运算,并提出了一种TTL三值“符合非”门的电路设计     

应用 M IS 时序部件设计一般时序电路

本文提出把可同步激励的MSI时序部件当作一个多功能的复杂存储元件使用,并对计数型MSI与移位型MSI分别给出了它们的次态方程与激励表.此外,提出了应用这两种MSI时序部件设计一般时序电路的状态安排规则及设计程序.讨论表明,这种设计方法在本质上相当于对专用MSI时序部件的基本工作时序进行时序修改.     

采用传通管的CMOS存贮元件

The CMOS transmission gate is a typical application of the passtransistor. Two transmission gates with complementary controls can form a1-of-2 multiplexer, as shown in Fig. 1 a. Two special cases are of interestif c_0=0 and c_1=y, the output is x.y, and if c_0=y and c_1=1, the output isx+y. The AND and OR gates arising from these cases are shown in Figs.1 b and 1 c. Where 0 or 1 is transmitted, the unnecessary PMOS or NMOStransistor in the pass path has been omitted. These gates save one MOStransistor in comparison with the traditional scheme of a NAND gate orNOR gate plus an inverter. The inputs are treated asymmetrically in thesegates, yielding an inverse output for one of the inputs. The symbols in Fig1 show the extra output and emphasize the asymmetry.