时钟信号竞争型边沿触发器

本文通过对触发器存贮函数的形式变换,导出各种钟控锁存器的结构设计;并根据对一次操作型(边沿操作型)触发器时钟的要求,设计与解释了二类时钟信号竞争型边沿触发器.     

时钟信号竞争型边沿触发器

本文通过对触发器存贮函数的形式变换，导出各种钟控锁存器的结构设计，并根据对一次操作型(边沿操作型)触发器时钟的要求，设计与解释了二类时钟信号竞争型边沿触发器.     

维持阻塞触发器设计原理新解

本文分析了由门级组成的两类锁存器, 并证明了传统的维持阻塞触发器即为由其中单轨输入锁存器设计的主从触发器.由于两个由时钟控制的与非门被主从两部分公用, 因此它的结构特别简单     

三值脉冲式JKL触发器设计

锁存器和触发器是时钟系统的基本元件.由于具有硬边沿、低延时等特点,脉冲式触发器比主从触发器越来越受到关注.很多文献对二值脉冲式触发器进行了研究,但是目前对三值CMOS脉冲式触发器的研究并不多.本文从脉冲式触发器的特点出发,提出了单边沿、双边沿三值脉冲式JKL触发器的设计,进一步丰富和完善了多值脉冲式触发器的设计.HSPICE模拟结果表明,提出的三值脉冲式JKL触发器具有正确的逻辑功能和功耗低、延时小的特点.与从传统的主从型和维持阻塞型三值JKL触发器相比,所设计的三值脉冲式JKL触发器电路结构简单,节省了近54.5%的能耗.     

基于多阈值技术的低功耗D触发器设计

目前CMOS电路中,漏电流功耗已经成为不可忽视的部分.降低电路漏电流功耗的一种有效方法是采用多阈值电路技术.根据多阈值电路设计原理,电路的关键路径采用低阈值晶体管,以保证电路的性能;非关键路径采用高阈值晶体管,以降低电路的漏电流功耗.对于触发器来说,其对时钟的响应部分是一个关键路径,而对信号的响应部分是非关键路径.本文据此设计了一种新型低功耗D触发器--多阈值与非门保持型D触发器.该电路结构简单,降低了电路漏电流功耗,并且当输入保持不变时,时钟信号不作用于内部结点,使内部结点电压保持不变,这进一步降低了电路的功耗.模拟结果表明所设计的D触发器跟传统的D触发器相比,可节省近25%的功耗.     

用于显性脉冲式触发器的新型低功耗脉冲信号发生器

脉冲式触发器具有吸收时钟偏移和速度快的优点,为了实现高性能低功耗脉冲式触发器,提出了2种用于显性脉冲式触发器的新型低功耗双边沿脉冲信号发生器.第1种采用延时的时钟信号控制脉冲发生器内部节点的充放电路径,使它们交替导通来产生脉冲信号,减少了直流短路电流,降低了动态功耗;第2种在时钟上升沿和下降沿分别采用NMOS传输晶体管和级联PMOS管直接输出高电平脉冲信号,使其具有平衡的脉冲产生时间,有利于实现对称的输入信号建立时间,以达到脉冲式触发器最小的输入输出延时.通过HSPICE仿真,与以往同类的脉冲信号发生器相比,本文提出的2种脉冲信号发生器在平均功耗、速度、总沟道宽度等方面均有明显的优势,适用于设计高性能低功耗显性脉冲式触发器.     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

基于集成门电路的单稳态 触发器设计原理

本文对单稳态触发器的设计原理进行了研究.根据单稳态触发器工作特点的要求, 以 RC 电路为定 时单元,利用微分电路及“信号静态竞争冒险”等信号瞬变现象,并结合信号反馈存贮的原理, 阐明单稳态 触发器的设计思想.这有利于对单稳态触发器工作原理在本质上的理解, 同时为无稳态触发器、多值单稳 态触发器等的研究提供了理论依据     

基于MOS-NDR负阻器件的D触发器设计

负阻器件由于在电流 电压特性曲线中表现出独特的负微分电阻特性,从而大大增加了单个器件所能实现的逻辑功能.如果将其用于数字逻辑电路设计,尤其是触发器的设计,可有效减少器件的数目.通过分析CMOS工艺负阻器件MOS-NDR及单双稳态转换逻辑单元MOBILE的工作特性,设计了一个时钟上升沿触发的D触发器.采用TSMC 0.18 μm工艺对所设计的电路进行HSPICE仿真,仿真结果表明所设计的电路具有正确的逻辑功能.与基于MOS-NDR负阻器件的同类触发器相比,新设计的D触发器具有更稳健的输出和较强的抗干扰能力     

低功耗动态三值CMOS D触发器设计

低功耗设计在当前超大规模集成电路中越来越重要，本文以一种没有直流功耗．具有完全电压摆幅的低功耗动态CMOS三值反相器作为基础。结合简单三值差分逻辑（STDL）的结构．设计了一种低功耗动态三值CMOS D触发器．该触发器能很好地实现动态D触发器的逻辑功能．并且具有结构简单、芯片面积小、时钟简单等优点．Pspice模拟表明所设计的触发器还具有速度快、功耗低的优点．它比二值动态TSPCL D触发器节省近35%的能耗．