基于深亚微米工艺的栅接地NMOS静电放电保护器件衬底电阻模型研究

在考虑了电导率调制效应的情况下对深亚微米静电放电(electrostatic discharge, ESD)保护器件的衬底电阻流控电压源模型进行优化, 并根据轻掺杂体衬底和重掺杂外延型衬底的不同物理机制提出了可根据 版图尺寸调整的精简衬底电阻宏模型, 所建模型准确地预估了不同衬底 结构上源极扩散到衬底接触扩散间距变化对触发电压V_t1的影响. 栅接地n型金属氧化物半导体器件的击穿特性结果表明, 所提出的衬底电阻模 型与实验结果符合良好, 且仿真时间仅为器件仿真软件的7%, 为ESD保护器件版 图优化设计提供了方法支持. 关键词： 栅接地n型金属氧化物半导体器件 静电放电 衬底电阻模型     

应变SiGe p 型金属氧化物半导体场效应管栅电容特性研究

由于台阶的出现, 应变SiGe p型金属氧化物半导体场效应管 (pMOSFET) 的栅电容特性与体Si器件的相比呈现出很大的不同, 且受沟道掺杂的影响严重. 本文在研究应变SiGe pMOSFET器件的工作机理及其栅电容C-V 特性中台阶形成机理的基础上, 通过求解器件不同工作状态下的电荷分布, 建立了应变SiGe pMOSFET栅电容模型, 探讨了沟道掺杂浓度对台阶的影响. 与实验数据的对比结果表明, 所建立模型能准确反映应变SiGe pMOSFET器件的栅电容特性, 验证了模型的正确性. 该理论为Si基应变金属氧化物半导体(MOS)器件的设计制造提供了重要的指导作用, 并已成功应用于Si基应变器件模型参数提取软件中, 为Si基应变MOS的仿真奠定了理论基础. 关键词： 应变SiGe pMOSFET 栅电容特性 台阶效应 沟道掺杂     

量子阱Si/SiGe/Sip型场效应管阈值电压和沟道空穴面密度模型

Si材料中较低的空穴迁移率限制了Si互补金属氧化物半导体器 件在高频领域的应用. 针对SiGe p型金属氧化物半导体场效应管(PMOSFET)结构, 通过求解纵向一维泊松方程,得到了器件的纵向电势分布, 并在此基础上建立了器件的阈值电压模型,讨论了Ge组分、缓冲层厚度、 Si帽层厚度和衬底掺杂对阈值电压的影响.由于SiGe沟道层较薄, 计算中考虑了该层价带势阱中的量子化效应. 当栅电压绝对值过大时, 由于能带弯曲和能级分裂造成SiGe沟道层中的空穴会越过势垒到达Si/SiO₂界面, 从而引起器件性能的退化. 建立了量子阱SiGe PMOSFET沟道层的空穴面密度模型, 提出了最大工作栅电压的概念, 对由栅电压引起的沟道饱和进行了计算和分析. 研究结果表明,器件的阈值电压和最大工作栅压与SiGe层Ge组分关系密切, Ge组分的适当提高可以使器件工作栅电压范围有效增大.     

静电放电引起2SC3356潜在失效的研究

 研究了低电压的人体模型(HBM)静电放电（ESD）对微电子器件造成的潜在失效。分别从CB结和EB结对2SC3356晶体管施加低电压HBM的ESD应力,结果表明：从CB结施加低电压的ESD电应力，所产生的潜在失效的几率要高于从EB结施加低电压的ESD电应力产生的潜在失效几率，即CB结比EB结对低电压的ESD应力引入的潜在失效更为敏感。高温（≥125 ℃）寿命实验有退火效应，从而缓解了低电压的ESD应力使器件产生的潜在损伤，使静电放电过程中引入的潜在损伤自恢复。     

单轴应变硅N沟道金属氧化物半导体场效应晶体管电容特性模型

电容特性模型是单轴应变硅金属氧化物半导体场效应晶体管(Si MOSFET)和电路进行瞬态分析、交流小信号分析、噪声分析等的重要基础. 本文首先建立了单轴应变Si NMOSFET 的16 个微分电容模型, 并将微分电容的仿真结果与实验结果进行了比较, 验证了所建模型的正确性. 同时对其中的关键性栅电容C_gg 与应力强度、偏置电压、沟道长度、栅极掺杂浓度等的关系进行了分析研究. 结果表明, 与体硅器件相比, 应变的引入使得单轴应变Si NMOSFET器件的栅电容增大, 随偏置电压、沟道长度、栅极掺杂浓度的变化趋势保持不变.     

环栅肖特基势垒金属氧化物半导体场效应管漏致势垒降低效应研究

结合环栅肖特基势垒金属氧化物半导体场效应管(MOSFET)结构, 通过求解圆柱坐标系下的二维泊松方程得到了表面势分布, 并据此建立了适用于低漏电压下的环栅肖特基势垒NMOSFET阈值电压模型.根据计算结果, 分析了漏电压、沟道半径和沟道长度对阈值电压和漏致势垒降低的影响, 对环栅肖特基势垒MOSFET器件以及电路设计具有一定的参考价值. 关键词： 环栅肖特基势垒金属氧化物半导体场效应管 二维泊松方程 阈值电压模型 漏致势垒降低     

辐照下背栅偏置对部分耗尽型绝缘层上硅器件背栅效应影响及机理分析

基于部分耗尽型绝缘层上硅（SOI）器件的能带结构,从电荷堆积机理的电场因素入手,为改善辐照条件下背栅Si/SiO₂界面的电场分布,将半导体金属氧化物（MOS）器件和平板电容模型相结合,建立了背栅偏置模型.为验证模型,利用合金烧结法将背栅引出加负偏置,对NMOS和PMOS进行辐照试验,得出:NMOS背栅接负压,可消除背栅效应对器件性能的影响,改善器件的前栅I-V特性;而PMOS背栅接负压,则会使器件的前栅I-V性能恶化.因此,在利用背栅偏置技术改善SOI/NMOS器件性能的同时,也需要考虑背栅偏置对PMOS的影响,折中选取偏置电压.该研究结果为辐照条件下部分耗尽型SOI/MOS器件背栅效应的改善提供了设计加固方案,也为宇航级集成电路设计和制造提供了理论支持.     

人体静电放电对有机发光二极管的影响

研究了静电放电（ESD）人体模式（HBM）下的脉冲应力对有机发光二极管（OLED）的性能及寿命的影响,并讨论了相应的物理机制。对比分析了4组OLED在施加ESD放电为0,200,800,1 600 V前后的电学和光学特性,并进行了相应的寿命测试分析。研究发现,OLED器件的光谱对ESD不敏感,随着冲击电压的增大,由于静电打击对载流子的短期抑制效应,OLED的亮度出现轻微下降。在静电冲击电压为200 V和800 V时,伏安特性没有发生变化;当静电冲击电压增至1 600 V时,反向漏电有明显增加。后续的加速寿命实验表明,静电打击对器件的工作寿命没有明显的规律性影响,但是会一定程度提高非本质老化失效的概率。     

单电子晶体管与金属氧化物半导体混合电路构造的一维离散混沌系统研究

基于单电子晶体管与金属氧化物半导体混合结构构造出一种一维离散混沌系统. 研究了单电子晶体管与金属氧化物半导体串联混合结构的电压传输特性,并建立了相应的N型分段线性函数模型. 基于该模型实现了一维离散映射系统,分析了它的一维映射过程、分岔图和Lyapunov指数谱等动力学特性. 最后利用单电子晶体管与金属氧化物半导体混合电路设计出该离散混沌系统的电路结构,仿真验证与理论分析一致. 研究结果表明,利用单电子晶体管与金属氧化物半导体混合结构设计的离散混沌电路不仅结构非常简单,功耗很低, 而且有利于混沌系统的集成和应用.     

隧道场效应晶体管静电放电冲击特性研究

随着器件尺寸的不断减小,集成度的逐步提高,功耗成为了制约集成电路产业界发展的主要问题之一.由于通过引入带带隧穿机理可以实现更小的亚阈值斜率,隧道场效应晶体管(TFET)器件已成为下一代集成电路的最具竞争力的备选器件之一.但是TFET器件更薄的栅氧化层、更短的沟道长度容易使器件局部产生高的电流密度、电场密度和热量,使得其更容易遭受静电放电(ESD)冲击损伤.此外,TFET器件基于带带隧穿机理的全新工作原理也使得其ESD保护设计面临更多挑战.本文采用传输线脉冲的ESD测试方法深入分析了基本TFET器件在ESD冲击下器件开启、维持、泄放和击穿等过程的电流特性和工作机理.在此基础之上,给出了一种改进型TFET抗ESD冲击器件,通过在源端增加N型高掺杂区,有效的调节接触势垒形状,降低隧穿结的宽度,从而获得更好的ESD设计窗口.     

InGaZnO薄膜晶体管背板的栅极驱动电路静电释放失效研究

本文通过解析阵列基板栅极驱动(gate driver on array, GOA)电路中发生静电释放(electro-static discharge,ESD)的InGaZnO薄膜晶体管(InGaZnO thin-film transistor, IGZO TFT)器件发现:栅极Cu金属扩散进入了SiN_x/SiO_2栅极绝缘层;源漏极金属层成膜前就发生了ESD破坏;距离ESD破坏区域越近的IGZO TFT,电流开关比越小,直到源漏极与栅极完全短路.本文综合IGZO TFT器件工艺、GOA区与显示区金属密度比、栅极金属层与绝缘层厚度非均匀性分布等因素,采用ESD器件级分析与系统级分析相结合的方法,提出栅极Cu:SiN_x/SiO_2界面缺陷以及这三层薄膜的厚度非均匀分布是导致GOA电路中沟道宽长比大的IGZO TFT发生ESD失效的关键因素,并针对性地提出了改善方案.     

Analysis of charge injection processes including ESD in MEMS

The effect of charge injection due to human body model (HBM) electrostatic discharge (ESD), charged device model (CDM) ESD and triboelectrification in capacitive microelectromechanical systems' (MEMS) structures is analyzed. The results show that as feature size is reduced, the effect remains constant for charging by triboelectrification. However, HBM ESD injected charge produces a change which is inversely proportional to the square of the gap separation and CDM ESD injected charge produces a change which is inversely proportional to the square of the plate area.     

Low-parasitic ESD protection strategy for RF ICs in 0.35μm CMOS process

A systemic and comprehensive ESD-induced parasitic model is presented in this paper, which is used to analyse the parasitic influences of electrostatic discharge （ESD） protection circuits on the performance of radio frequency applications. A novel low-parasitic ESD protection structure is made in a 0.35μm 1P3M silicide CMOS process. The measured results show that this novel structure has a low parasitic capacitance about 310fF and a low leakage current about 12.2nA with a suitable ESD robustness target about 5kV human body model.     

传输线长度对静电放电防护器件性能测试的影响

为了研究传输线长度对静电放电防护器件性能测试结果的影响,建立了静电放电模型和传输线脉冲模型两种试验系统,对某限压型防护器件进行了快沿电磁脉冲注入试验,并进行了理论分析。结果表明:传输线长度对静电放电防护器件性能测试结果具有极大影响,选用不当会导致错误结论;在对静电放电防护器件性能测试时,应优先采用传输线脉冲测试法;当采用静电放电脉冲测试法时,其传输线长度不应小于8 m。     

Risks of damage to electronics with reference to charged clothing

Risks of damage to electronic devices with reference to charged clothing have been identified and quantified. The key parameters to control, in order to minimise the device failures due to electrostatic discharge (ESD), are peak ESD current and charge transfer in a direct discharge and device charging by induction and rubbing. An extensive experimental program was carried out to gain experience on threshold levels of these parameters. Use of ESD protective garments over normal clothes of operators is highly recommended in order to minimise ESD failures of devices. The ESD protective garments must be properly used and designed, otherwise they themselves form an ESD risk to electronics.     

An improved GGNMOS triggered SCR for high holding voltage ESD protection applications

Developing an electrostatic discharge(ESD) protection device with a better latch-up immunity has been a challenging issue for the nanometer complementary metal-oxide semiconductor(CMOS) technology. In this work, an improved grounded-gate N-channel metal-oxide semiconductor(GGNMOS) transistor triggered silicon-controlled rectifier(SCR)structure, named GGSCR, is proposed for high holding voltage ESD protection applications. The GGSCR demonstrates a double snapback behavior as a result of progressive trigger-on of the GGNMOS and SCR. The double snapback makes the holding voltage increase from 3.43 V to 6.25 V as compared with the conventional low-voltage SCR. The TCAD simulations are carried out to verify the modes of operation of the device.     

GGMOS型静电放电防护器件的高功率微波效应北大核心CSCD

采用基于半导体漂移扩散模型的数值模拟软件对高功率微波(HPM)作用下GGMOS型的静电放电(ESD)防护器件效应进行了数值模拟研究。对ESD器件在HPM作用下的响应特性及器件内部的物理图像进行了数值模拟。数值模拟的结果表明,外部注入HPM信号的幅值和频率是影响ESD器件的因素,在加载30ns脉宽的HPM脉冲作用下,器件内部达到的最高温度与信号幅值成正指数关系。在给ESD注入相同幅值的HPM信号时,频率越大,器件达到失效温度所需要的时间越长。     

High voltage tolerant on-chip ESD protection in low-voltage BiCMOS process

A dual-direction ESD protection approach is applied to the problem of 60 V tolerant on-chip protection of the thin film resistors in automotive application circuits realized in 5 V BiCMOS process. A novel method for increasing the breakdown voltage of a blocked N-isolation layer is proposed and validated using process and device numerical simulation followed by experimental measurements.     

Comprehensive ESD protection approach in advanced CMOS SOI technologies

In this paper we describe a 90 nm SOI ESD protection network and design methodology including both device and circuit level characterization data. We compare TLP results of SOI MOSFETs and diodes to bulk devices. We present a new response surface method to optimize device sizes in the ESD networks and show circuit level data comparing TLP test results and SPICE simulation results of an I/O test circuit. We also present product test data for standard ESD stress models.