| 高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响 |
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| 引用本文： | 栾苏珍,刘红侠,贾仁需,蔡乃琼,王瑾.高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响[J].物理学报,2008,57(7). |
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| 作者姓名： | 栾苏珍 刘红侠 贾仁需 蔡乃琼 王瑾 |
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| 基金项目： | 国家自然科学基金
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教育部新世纪优秀人才支持计划( |
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| 摘 要： | 研究了高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响.随着栅介质介电常数增大,肖特基源漏(SBSD)SOI MOSFET的开态电流减小,这表明边缘感应势垒降低效应(FIBL)并不是对势垒产生影响的主要机理.源端附近边缘感应势垒屏蔽效应(FIBS)是SBSD SOI MOSFET开态电流减小的主要原因.同时还发现,源漏与栅是否对准,高k栅介质对器件性能的影响也小相同.如果源漏与栅交叠,高k栅介质与硅衬底之间加入过渡层可以有效地抑制FIBS效应.如果源漏偏离栅,采用高k侧墙并结合堆叠栅结构,可以提高驱动电流.分析结果表明,来自栅极的电力线在介电常数不同的材料界面发生两次折射.根据结构参数的不同可以调节电力线的疏密,从而达到改变势垒高度,调节驱动电流的目的.
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| 关 键 词： | 高k栅介质 肖特基源漏(SBSD) 边缘感应势垒屏蔽(FIBS) 绝缘衬底上的硅(SOI) |
The impact of high-k dielectrics on the performance of Schottky barrier source/drain (SBSD) ultra-thin body (UTB) SOI MOSFET |
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